代码风格

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一本有用的	lihaiyin 2007-4-25	0 / 263	2007-4-25 14:34 by lihaiyin
Xilinx Coding Style materials - [售价 EDA元 2 元]	dongdong214 2007-4-1	3 / 98	2007-4-24 12:03 by Dominic
紧急求救；用VHDL设计CRC检错纠错电路	fly0607 2007-4-14	1 / 254	2007-4-23 13:57 by huashi911
在一款FPGA芯片中可以设置几个控制器吗	gyqyhl 2007-4-15	1 / 229	2007-4-23 13:51 by huashi911
求余算法怎么实现	final04 2007-3-6	4 / 417	2007-4-21 01:56 by manu20
请问为什么会有这样的问题，在寄存器前面加一个线网再赋值就要慢一个周期	winwalk 2007-4-19	1 / 241	2007-4-19 22:48 by zhouf
任意分频器，仿真对的，综合就有问题了，高手看一下啊！	denyon 2007-4-10	6 / 437	2007-4-19 16:26 by lgcbest
编写高效的测试设计（testbenches） 1 2	Weinberg 2007-2-25	57 / 1085	2007-4-18 12:33 by 激情浪子
Linux Redhat 9.2版本的安装过程	yin_yangang 2007-4-13	0 / 172	2007-4-13 20:16 by yin_yangang
verilog测试文件使用方法	d6821_021362 2007-3-2	3 / 488	2007-4-12 21:00 by mao_lee
任意整数通用分频器Verilog（包括测试） - [售价 EDA元 2 元]	chenguang9 2007-2-25	5 / 100	2007-4-10 21:14 by denyon
看看这条语句是什么意思，	fineamy 2007-3-13	8 / 423	2007-3-30 09:26 by 坐等红杏
编写高效的测试设计（testbenches）---4	i_test 2007-1-29	3 / 447	2007-3-22 11:15 by sxn
求emacs的verilog插件	songw 2007-1-22	2 / 360	2007-3-13 12:33 by fineamy
5分频电路	红色轻骑兵 2007-1-22	14 / 679	2007-3-10 12:52 by lausren
弱弱的问一下	zyfeng 2007-3-2	7 / 263	2007-3-9 21:09 by onewrong
求助！把32位vga转换成64位！	daguotou 2007-1-22	4 / 376	2007-3-6 08:19 by fanhaiqiu1982
编写高效的测试设计（testbenches）---3	i_test 2007-1-29	6 / 618	2007-2-26 21:10 by nov833
编写高效的测试设计（testbenches）---10	i_test 2007-1-29	3 / 448	2007-2-26 21:07 by nov833
请问哪位知道,在VHDL 里想用FORCE ,应该用什么命令呢?	xianliumang 2007-2-5	0 / 240	2007-2-5 10:38 by xianliumang
新手请教，代码问题~~~	perfectee 2006-12-6	11 / 496	2007-2-2 16:08 by ljmdiy
很好,顶了!	Raydo 2007-1-20	0 / 261	2007-1-20 00:53 by Raydo
好资料啊，谢谢楼主！	Raydo 2007-1-20	0 / 284	2007-1-20 00:48 by Raydo
这种加延迟的codestyle是啥意思？(问题已解决)	yljusting 2006-11-17	19 / 809	2007-1-9 13:46 by loozzj
有没有大公司的代码风格规范啊？	microdisk 2006-11-11	14 / 864	2007-1-8 22:04 by tigerlyj
语法错误，请大侠指点	dignity 2006-10-13	14 / 636	2006-12-11 17:54 by altera2008
用一个clk做开关,记另一个cp的个数该如何实现?	tingwhere 2006-12-1	7 / 425	2006-12-4 21:09 by yliang
求助这段代码错在哪？谢谢 1 2	yjbjay 2006-10-10	31 / 1148	2006-11-27 22:34 by Allineda
Verilog中如何实现矩阵相乘?	mao_lee 2006-11-17	6 / 582	2006-11-23 22:27 by wanghao831218
谁能介绍几本ＶＨＤＬ方面的书啊？	hhl_5 2006-10-22	18 / 712	2006-11-22 18:48 by 十三少
成对编码	freehardman 2006-11-15	5 / 286	2006-11-21 16:17 by caesar000
俺觉得初学verilog还是不要看中国的书	animals007 2006-9-23	20 / 959	2006-11-21 10:55 by 家有傻妞
两个进程中对同一信号赋值的问题？？	duanqingqing 2006-9-19	21 / 979	2006-11-16 22:27 by python_xu
请大家来看看问题出在哪?	一点不通 2006-10-18	6 / 402	2006-11-9 10:10 by lxp_80
优秀设计的十条戒律,英文的 1 2	tangren23 2006-9-9	31 / 1191	2006-11-6 22:33 by shiliu1981
Verilog 代码风格PPT一篇，个人觉得不错 1 2 3	xajingle 2006-9-6	63 / 1978	2006-11-4 23:18 by keenboyee
Verilog Coding Style For Efficient Digital Design - [售价 EDA元 2 元]	hnreda 2006-11-2	0 / 88	2006-11-2 14:32 by hnreda
verilog书籍共享	Jimmy_Pisces 2006-10-23	8 / 536	2006-10-31 00:26 by nebula1983
Vrilog HDL & Warning!	final04 2006-9-20	19 / 615	2006-10-24 13:16 by wanderwall
给大家推荐一个非常专业的研发论坛 - 52RD研发论坛	suantian 2006-9-29	11 / 445	2006-10-20 04:51 by ruizixin2006
NICE	yhw-014 2006-10-14	0 / 220	2006-10-14 19:36 by yhw-014
Verilog 中文电子书资料	Jerphoebe 2006-8-4	22 / 942	2006-10-2 10:39 by myworld168
信号命名规范（转发）	dhj1025 2006-8-5	21 / 1102	2006-10-1 23:55 by kevinlwu
《Verilog黄金指南》中文翻译版.rar 1 2 3	Jerphoebe 2006-8-4	72 / 1856	2006-10-1 20:57 by anndy_heu
弱弱地问：模块中有几个ALWAYS，那么综合时是按先后综合吗？	guorock 2006-9-5	17 / 674	2006-9-27 21:48 by friendxing
收集的coding styles相关文章 1 2 3	bonesoul 2006-7-26	60 / 1907	2006-9-22 14:04 by tdw913
问一个关于赋值语句的问题	smithjackmyhust 2006-7-18	25 / 937	2006-9-5 10:21 by smithjackmyhust
谁能具体给讲讲时序分析的作用？？	ws_115 2006-7-7	15 / 961	2006-9-3 19:39 by xiaomei2
大家帮我看看，引入锁存器的问题	hust520 2006-8-21	7 / 526	2006-8-31 10:04 by dfx199999
很好的值得研究的mem_ctrl_IPCore	chnmy 2006-7-4	19 / 904	2006-8-30 19:17 by jinqiangyu84

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