代码风格

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我见过的最简单的3-8译码器 1 2	lz1985317 2006-7-26	37 / 1839	2006-8-22 16:20 by quancan
问关于综合的一个问题	huayinboy 2006-8-4	10 / 502	2006-8-15 15:58 by gudujiujian
弱弱地问，仿真看延时具体是怎么做的?	kingl 2006-8-10	5 / 675	2006-8-10 19:27 by stephen_0921
大家看看	lz1985317 2006-7-19	3 / 456	2006-8-6 09:47 by shally
VERILOG中的疑惑!	罗曼谛克 2006-6-5	27 / 1677	2006-8-2 08:47 by Joward
关于cyclone中怎么样用ＶＨＤＬ编写rom代码？？	wyw1981 2006-7-31	3 / 400	2006-8-2 05:03 by skycanny
reg & wire的区别 1 2	jiangqixia 2006-6-4	40 / 1810	2006-8-1 16:40 by zeal2006
Altera 要求的脉冲产生设计	yti52 2006-6-15	14 / 636	2006-8-1 06:01 by bigeyes842000
问个频率的问题	lhlove2003 2006-6-7	11 / 729	2006-7-29 10:42 by I'm笨小孩
看到有人问，我也来讲讲reg与wire	xajingle 2006-6-2	29 / 1599	2006-7-29 10:20 by bonesoul
有这样的负值语句吗?	anlic 2006-6-11	18 / 975	2006-7-22 12:27 by klipdas
求教!!!产生了latch如何消除?	spacemanwph 2006-6-1	10 / 750	2006-7-20 22:19 by jiyong3998
模拟电子视频教程下载（石油大学）	liuxiaobing034 2006-5-26	3 / 790	2006-7-19 20:47 by 1024
求教	lz1985317 2006-7-18	4 / 368	2006-7-19 13:28 by wzl540
问个verilog技巧	touchtony 2006-5-19	22 / 1452	2006-7-10 14:49 by diego01
请教一下关于延时的问题？	阿牛 2006-6-21	3 / 535	2006-7-6 00:48 by chenmi1999
请问race conditions什么意思啊？	joysymbol 2006-5-16	4 / 560	2006-7-3 19:49 by xsdeng
求助：code style check工具	yifeier 2006-6-23	1 / 396	2006-7-2 21:41 by nightelf
请教:我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗	eric-hu 2006-6-21	1 / 348	2006-6-30 00:02 by vdsl
一篇经典的分析阻塞与非阻塞赋值论文中文翻译	yllzb 2006-4-30	24 / 1380	2006-6-28 13:23 by zbdlp1065
关于字符的转换	laner214 2006-5-21	4 / 474	2006-6-20 20:58 by 2xjc
[VHDL+Verilog]良好的代码编写风格（二十五条）	markkknd 2006-4-26	20 / 1356	2006-6-20 15:13 by lxhey
Coding Styles for Synthesis - [售价 EDA元 2 元]	chcc_cn 2006-4-23	1 / 71	2006-6-19 19:29 by sjq8296281
请教基于FPGA的arinc429总线接口的VHDL源代码	zq850104 2006-4-22	3 / 475	2006-6-16 19:17 by nalra
这个问题能不能解决呢？	anlic 2006-6-4	18 / 858	2006-6-14 20:51 by hityult
新人报道，也发一个编程规范	josiah 2006-5-4	16 / 952	2006-6-13 17:29 by wshjfr
怎样区分wire和reg？	fc378 2006-4-22	25 / 1299	2006-6-13 16:35 by xuen1982
求毕业设计有重谢！！！	ponze_QPF 2006-6-5	0 / 374	2006-6-5 08:02 by ponze_QPF
synopsys coding rules - [售价 EDA元 2 元]	coffeezju 2006-4-15	4 / 61	2006-6-2 09:22 by xajingle
阻塞性和非阻塞性赋值详解 - [售价 EDA元 2 元]	999T 2006-4-21	4 / 48	2006-6-1 11:13 by qoo84
综合时出现的莫名其妙的warning.急盼高手解惑	mxgr 2006-5-21	6 / 537	2006-6-1 11:00 by qoo84
求求各位达人帮助呀	lhlove2003 2006-5-28	0 / 311	2006-5-28 14:41 by lhlove2003
编写高效的测试设计(testbenches)---7	rickyice 2006-4-24	7 / 829	2006-5-28 13:03 by wdxbj111
我要设计一个位串的数组，并初始化，可编译通过不了，求助	laner214 2006-5-22	1 / 340	2006-5-24 20:53 by aftermorning
编写高效的测试设计(testbenches)----9	rickyice 2006-4-24	1 / 568	2006-5-19 22:08 by jake_bit
编写高效的测试设计(testbenches)----6	rickyice 2006-4-24	1 / 529	2006-5-19 22:05 by jake_bit
编写高效的测试设计(testbenches)---5	rickyice 2006-4-24	1 / 693	2006-5-19 22:04 by jake_bit
DDS的AM调制问题	qing0991 2006-5-12	1 / 428	2006-5-19 19:03 by sanhecunyue
求助大家一个小问题？	ws_115 2006-4-28	5 / 430	2006-5-19 09:40 by zou132
Verilog代码编写规范（转） 1 2	jyzhang 2006-3-16	46 / 3695	2006-5-15 13:09 by fengsha1981
超大规模集成电路HDL设计的风格和技巧	e人 2005-10-19	16 / 1031	2006-5-11 16:39 by daniel.t
Verilog-HDL编写规范（全）.pdf【摩托罗拉99版】 1 2	海风淡蓝 2006-2-17	38 / 1774	2006-5-11 16:27 by daniel.t
良好的HDL代码编写风格(文本版）	hdqkwr 2006-3-2	15 / 1203	2006-5-11 00:23 by nightelf
Verilog代码编写规范	rauljin 2006-3-12	14 / 750	2006-5-9 22:30 by asueee
好东西,Verilog高效仿真编码风格.rar - [售价 EDA元 2 元]	zhengzhi 2005-10-14	5 / 39	2006-4-30 17:45 by getmoon
HDL设计风格免费	yuelengyueming 2006-2-25	13 / 668	2006-4-29 11:12 by tianyao
编写高效的测试设计（testbenches）---1	rickyice 2006-4-24	12 / 672	2006-4-27 13:34 by lunarorbit
Altera推荐的Coding Style 1 2 3	gwxbdlj 2005-10-6	66 / 6362	2006-4-25 22:39 by JACKSON1209
编写高效的测试设计(testbenches）----2	rickyice 2006-4-24	1 / 555	2006-4-24 17:16 by jsxujin
编写高效的测试设计(testbenches)----11	rickyice 2006-4-24	0 / 532	2006-4-24 08:55 by rickyice

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