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求助:用verilog写的累加器,仿真的时候怎么看不到out呢?
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[请教]抢答器仿真没反应
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[请教]抢答器仿真没反应
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2008-6-8 11:45
我用verilog写了一个抢答器程序,能够编译,可仿真的时候输出完全没反应,请高手指点!谢谢了!抢答器要求如下:1.具有启动、清零、抢中、定时到等功能。2.具有优先抢答和抢答选手编号功能,有人抢答时,抢中者灯亮,喇叭响两秒钟。3.具有定时功能,答题时限为10秒钟,从有人抢答开始,用数码管倒计时间,9、8…1、0; ...
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