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由于电路板设计问题,现在两块V4芯片之间的差分时钟接口是P脚对N脚，N脚对P脚，有没有人这样用过，会不会出问题？
我的设计是这样的，以102.4M时钟都数据送入DDR2控制器，然后读出来，送入FIFO核，然后通过一个RAM核作为EMIF接口将数据送给DSP。问题是，程序烧写进去后，一切刚开始都一切正常，跑以会数据就会乱，完全不是我写进去的数！用chipscope观察，从FIFO出来就错了。望那位高手解答一二！我最疑惑的地方是为什么刚开始写数 ...
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