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    FIFO | 2008-7-28 15:45
    最近写一个模块，需要用到FIFO。给FIFO写数据的时钟是128K，而从FIFO中读数据的时钟是32M，相差256倍。频率差别这么大？？该怎样合理判断FIFO的满空呀？？感觉我现在的做法不太好，求高人指点。对这个模块有的几点说明：1.这里的128K与32M时钟是同源的，即都是系统时钟的分频。2.而且FIFO两边读写的速率都是相同 ...
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    HDL语言 | 2008-7-28 07:46
    读写时钟频率相差太大的FIFO设计！？最近写一个模块，需要用到FIFO。给FIFO写数据的时钟是128K，而从FIFO中读数据的时钟是32M，相差256倍。频率差别这么大？？该怎样合理判断FIFO的满空呀？？感觉我现在的做法不太好，求高人指点。对这个模块有的几点说明：1.这里的128K与32M时钟是同源的，即都是系统时钟的分频。 ...
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    Xilinx论坛 | 2008-7-27 14:20
    读写时钟频率相差太大的FIFO设计！？读写时钟频率相差太大的FIFO设计！？最近写一个模块，需要用到FIFO。给FIFO写数据的时钟是128K，而从FIFO中读数据的时钟是32M，相差256倍。频率差别这么大？？该怎样合理判断FIFO的满空呀？？感觉我现在的做法不太好，求高人指点。对这个模块有的几点说明：1.这里的128K与32M时 ...
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