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    Altera论坛 | 2008-8-16 08:29
    各位好:小弟最近在寫一個Microprocessor 的 core，在synplify 綜合之後所產生的vqm檔案，把他丟進Quartus 2 version6.0去compile，然後他卻出現找不到"I_32_mux2_cZ"元件Error: Node instance " I_32_mux_cZ" instantiates undefined entity "S_MUX21"我對照過我都是勾選同樣的FPGA Device型號，Altera C ...
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    Synplify综合 | 2008-7-27 17:02
    各位好:小弟最近在寫AVR core的verilog code，最近把code寫完，也用modelsim模擬過，基本上都對，然後在synplify綜合各個元件包含 AVR_topmodule,PC , Controller, IR, SP, Program Memory, SRAM, ALU, Registers等等，然後各別綜合都是對的!!完全沒有errors跟warnings，然後全部合在一起綜合時，就有一堆warnings了 ...
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    Altera论坛 | 2008-7-26 00:34
    各位好:小弟最近用VERILOG CODE寫了一個簡單的Microprocessor進去Alter Cyclone UP3的FPGA，小弟想要從PC端輸入資料，然後經由FPGA把輸出資料傳回PC端，然後我對串列/並列通訊並不熟悉，是否有高手跟我講一下是否有簡單的方法達成此要求?
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