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bonita.h
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    HDL语言 | 2008-8-19 09:42
    我是用状态机的最低位变化来分频，由于要用到CLK的上升和下降两个边沿，所以分别用了两个always块，一个用CLK上升沿触发，一个用下降沿触发，modelsim仿真可能过但用 synplify7.6综合时却说“Only one always block may assign a given variable clk_out”，是不是这种方式是不可综合的？小弟刚入门，请指教~++++++++++ ...
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    HDL语言 | 2008-8-16 11:17
    是默认该always段中所有《＝左边出现的变量都是敏感信号吗？
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    HDL语言 | 2008-7-22 21:52
    错误提示“Cannot assign an unpacked type to a packed type”何意??? 谢谢指教~![ 本帖最后由 bonita.h 于 2008-7-23 11:40 编辑 ]
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