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• VHDL包端口问题!

  2008-08-20 21:21:27   /   HDL语言

  综合前要做一下包端口,原来都是用Verilog做的,现在要用VHDL做,请教下怎么写?比如在Verilog下:QB30333SA1(.EIN(1'b1)..............)请教下在VHDL下该怎么写?谢谢!

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• DC综合前的包端口问题

  2008-08-20 21:20:43   /   芯片综合

  综合前要做一下包端口,原来都是用Verilog做的,现在要用VHDL做,请教下怎么写?比如在Verilog下:QB30333SA1(.EIN(1'b1)..............)请教下在VHDL下该怎么写?谢谢!

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• 请教VHDL与verilog一起用的时序问题

  2008-08-11 20:21:45   /   HDL语言

  我用modelsim仿VHDL代码，代码中有个RAM模块是用verilog写的，其他都是VHDL写的，现在仿真时出现个问题：verilog里的时间是10 ps/10 ps，但是VHDL里的tb文件都是ns、us的，现在两者合不到一起，仿真时老出错。大侠们有没有办法解决呀？

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