更多我的主题

• 问两个今天AMD的笔试题

  2008-11-02 14:52:15   /   静态时序分析

  vitual clock 和 generated clock分别有什么用处？30兆的时钟，有3/4个相位的相移，问怎么得到45兆的时钟？

  查看(94) 评论(1)

• primetime 能否直接分析verilog文件？

  2008-10-17 18:51:29   /   静态时序分析

  好像必须把verilog转化为库文件，但是用什么东西转化呢？？

  查看(66) 评论(5)

• 问一个面试题（多时钟的问题）

  2008-10-14 12:20:43   /   静态时序分析

  有两个时钟clk1,clk2,clk1的频率高于clk2用时钟clk1对clk2采样得到clk2_int;用clk1和clk2_int作为电路的时钟;问：(1)如何设置时钟约束（我回答的设置clk1和clk2_int;）(2)如何得知clk2的最高可综合频率（这个我就不知道了）。不知道回答得对不对，那位能够指点一下啊。[ 本帖最后由 yall0000 于 2008-

  查看(164) 评论(7)

• simplify 的约束文件和ise的ucf文件那个优先级高？（面试题目）

  2008-09-18 11:33:45   /   Synplify综合

  我回答ucf优先，是不是错了！！！？

  查看(143) 评论(7)