LIBRARY ieee;
USE ieee.std_logic_1164.all;
entity PL_TEST is
port (clk,reset:in std_logic;
clk_out
ut std_logic
);
end PL_TEST;
ARCHITECTURE behave of PL_TEST is
component test --
PLL
PORT
(
areset : IN STD_LOGIC := '0';
inclk0 : IN STD_LOGIC := '0';
c0 : OUT STD_LOGIC
);
end component;
begin
u1: test port map (inclk0=>clk,areset=>reset,c0=>clk_out);
end behave;
本人建立了一个ATERAL自带的PLL，使其输入为20M，输出为200M，在做
功能仿真的时候时， clk_out管脚是有200M的
波形的，但是在做
时序仿真时， clk_out管脚就没有波形了，请问这是怎么回事啊？谢谢
