如波形图。
该波形图用verilog HDL代码怎么描述呢？

不明白那段话中的“模4”的计数怎么弄的；

为啥不分别针对上升沿、下降沿计数，然后异或，就可以了吧？

LZ 可以参照下面的图1 写程序吧

2楼的建议也能生成奇数分频 如图2：
这里的仿真是5分频 CLKOUT为输出
CLKOUT ＝ b & c

[ 本帖最后由 final04 于 2008-1-5 15:50 编辑 ]

图中的
clk_xor = clk_in^clk_out
clk_xor 做为记数时钟。

这个问题已经解决了

谢谢大家啊
module odd_f(rst, clk_in, clk_out);
    input rst;
    input clk_in;
    output clk_out;

    reg [1:0] cnt4;
         reg clk_en;
         reg clk_out;         
         reg clk_xor;


         always @(clk_in or clk_out)
         begin
             clk_xor=clk_in ^ clk_out;  
         end

         always @(posedge rst or posedge clk_xor)
         begin
                  if(rst)
                  begin
                  cnt4<=2'b11;
                  clk_en<=0;
                  end
                else
                  begin
                   cnt4<=cnt4+1;
                        if(cnt4==2'b11)clk_en<=~clk_en;
                        else           clk_en<=~clk_en;
                  end
          end

          always @(posedge rst or posedge clk_en)
          begin
           if(rst)
                  clk_out<=0;
                else
        clk_out<=~clk_out;
          end

endmodule

按照final04的思路编程：实现了7分频

module odd_f_1(clkin,rst,clkout);
    input clkin;
         input rst;
         output clkout;

         reg [1:0] cnt;
    reg clkout;
         reg clk_en;

         wire clk1;

    assign clk1=clkin ^ clkout;         

         always @(posedge rst or posedge clk1)
         begin
          if(rst)
            begin
                 clk_en<=0;
            cnt<=0;
                 end
          else
            begin
                  if(cnt==3)
                   begin
                          cnt<=0;
                          clk_en<=1;
                        end
                  else
                    begin
                    cnt<=cnt+1;
                         clk_en<=0;
                         end
                 end
         end

        always @(posedge rst or posedge clk_en)
        begin
         if(rst)
           clkout<=0;
         else
           clkout<=~clkout;
        end

endmodule

好好好啊！

thanks.

thanks.....