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请教一个关于同步的问题

jack_FPGA

助工

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1# 大 中 小 发表于 2008-1-21 10:44  只看该作者

请教一个关于同步的问题

各位大侠，我是一名新手。现在遇到着这样的一个情况， 模块A有2个输入，但是两个输入相差一个时钟。请问我应该怎么解决。

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FULLLIFE

助工

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2# 大 中 小 发表于 2008-1-21 11:13  只看该作者
超前的那个输入接个触发器，然后和滞后的那个信号同时输入模块A

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final04

工程师

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3# 大 中 小 发表于 2008-1-21 12:06  只看该作者
同解～～～～～～～～

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jack_FPGA

助工

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4# 大 中 小 发表于 2008-1-21 15:24  只看该作者
FULLLIFE,谢谢你。 我想在问一下，如果说对于模块A 的两个输入 有一个是来自系统内部的反馈。也就是说在reset以后的第一个时钟，两个数据同步。但是由于系统的时延，在第二个时钟到来的时候，造成数据相差一个周期。这个应该怎么办呢？如果，加一个触发器的话，那么还是解决不到问题啊。

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jack_FPGA

助工

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5# 大 中 小 发表于 2008-1-22 11:14  只看该作者
怎么没有人理我了啊？？？？？？？？？？

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