求助

van_1985

助工

Rank: 1

1^# 大中小发表于 2008-3-3 22:46 只看该作者

求助

导师让我做毕业设计：用VHDL编一个IP内核（IP核是那个RS-232）怎么弄啊？
是不是要把RS-232的功能分开一步编然后再合起来啊，还有别的什么办法吗

:mad: :mad: :mad:

搜索更多相关主题的帖子: VHDL 求助内核毕业设计导师

TOP

van_1985

助工

Rank: 1

2^# 大中小发表于 2008-3-3 22:49 只看该作者

补充说明

是在FPGA的板子上做的，

TOP

fengding

助工

Rank: 1

3^# 大中小发表于 2008-4-3 23:01 只看该作者

把每个模块的功能弄清楚，先对每个模块进行编译，最后再用一个顶层模块连接每个模块进行总体编译，方真。

TOP

raulyrx

工程师

Rank: 2

4^# 大中小发表于 2008-4-4 14:12 只看该作者

建议先研究一下RS232(uart)的通讯协议,仔细想一下各个模块划分的合理性,可以参考很多资料,OPENCORE上也有,
可以考虑用verilog,毕竟工作的时候用verilog的多一些,
至于仿真也可以参考怎么写testbench.
编译和综合要分是fpga 还是编译(nc/modlsim) 综合(dc)
时序要求不高.
做FPGA验证可以画个扳子,带电平转换的rs232接口与pc通讯,用串口调试助手来测试.

TOP

‹‹ 上一主题 | 下一主题 ››