补充资料
1.使用
VHDL语言编程
设计一个16位的序列
信号发生器,16位的数据自定,无特殊要求;
2.使用VHDL语言编程设计一个16位的序列检测器,16位的数据自定,无特殊要求
最佳答案 ( 回答者: demonsolar )
这是序列产生的：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xuliecs IS
PORT (
rst : IN bit;
en : IN bit;
cout : OUT bit;
clk : IN bit);
END xuliecs;
ARCHITECTURE translated OF xuliecs IS
SIGNAL q : bit_vector(15 DOWNTO 0);
SIGNAL temp : bit;
BEGIN
cout <= temp;
PROCESS
BEGIN
WAIT UNTIL (clk'EVENT AND clk = '1');
IF (rst = '0') THEN
temp <= '0';
ELSE
IF (en = '0') THEN
q <= "1010111100101011";
ELSE
q(15 downto 1)<= q(14 downto 0);
q(0) <= q(15);
temp <= q(15);
END IF;
END IF;
END PROCESS;
END translated;
[ 本帖最后由 demonsolar 于 2008-4-2 23:08 编辑 ]
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