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请教关于状态机嵌套的问题
zhouxiaohun
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发表于 2008-5-6 16:56
只看该作者
FPGA/CPLD 器件价格查询系统
请教关于状态机嵌套的问题
两个嵌套的CASE语句,综合的时候报错,不能分清这两个语句的界限。就是到底哪个ENDCASE应该跟哪个CASE搭配,语法上不能分辨,请问这个问题该怎么解决?谢谢指点!
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victor_wang
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发表于 2008-5-6 17:27
只看该作者
FPGA开发板,低价优惠预订中...
不会的 再查查语法
不行的话 把第一层每个case分支用begin end 包括起来
谨言 慎思 明辨 笃行
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zhouxiaohun
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发表于 2008-5-7 10:14
只看该作者
FPGA开发板,低价优惠预订中...
是这样的:
casex(state)
LOAD:
web <= 0;
casex(substate) // 编译器报告:expecting 'endcase', found 'casex'
3'b000:
addrb <= 2'h00;
……
endcase
……
endcase
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chencsw
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发表于 2008-5-7 10:23
只看该作者
FPGA开发板,低价优惠预订中...
LOAD:
begin //这里要加
web <= 0;
casex(substate) // 编译器报告:expecting 'endcase', found 'casex'
3'b000:
addrb <= 2'h00;
……
endcase
end
高手就是把复杂的问题简单化!!
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zhouxiaohun
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发表于 2008-5-7 10:32
只看该作者
FPGA开发板,低价优惠预订中...
试了一下:
LOAD:
begin
web <= 0;
casex(substate)
3'b000:
addrb <= 2'h00;
tcontrol <= doutb;// 在第一层分支加了begin end后,报告 expecting ':', found ';'
……
endcase
end
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zhouxiaohun
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发表于 2008-5-7 10:47
只看该作者
FPGA/CPLD 器件价格查询系统
哈哈,好了,只要报告这种错误使劲加begin end 就对了,第一层也加,第二层也加
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店小二
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发表于 2008-5-7 11:50
只看该作者
FPGA开发板,低价优惠预订中...
楼上的,刚看见你打留言晚来了,今后搞不定的就begin end
解决就好
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