将要用这个核，在生成该核的时候也生成了一个仿真的工程，是下传模块仿真，不知道各位仿真过没？现在我用modelsim6.2b仿真出现错误，看错误提示好像是smartmodel没有编译，但是我确实已经编译该库了，而且以前生成的版本也能仿，看PDF说明好像在window下好像要6.3 版本的modelsim，请问大家是不是仿过，有啥经验没有？

要先安装smartmodel 然后再在库里面编译

我觉得smartmodel应该是已经安装了，在ISE的安装路径下，不过要映射过去，我之前已经映射了，所以老版本的IP CORE（PCIE）能仿，但是新的不知道为啥不行，我现在正装modelsim6.3g，看看是不是modelsim版本的问题！

期待,问题有个答案^_^

引用:

原帖由 huky1984 于 2008-6-13 09:46 发表 % H, a7 T7 {7 |
要先安装smartmodel 然后再在库里面编译

$ b! k) h6 F. U, v  _6 Y2 u/ Z3 P
我可能是没有安装，编译库的时候出现错误：7 t4 }# K; V7 k! w" |
6 p1 U/ L  k; M! b4 ]$ ?6 M# r
--> Compiling vhdl smartmodel(simprim) library
2 n+ J' e. f& W; q( X/ F/ i3 h5 c    > configuring SWIFT Interface in 'C:\Modeltech_6.3g\modelsim.ini' file ...
) n; X+ o) C8 E( @/ e, Z8 u, v    > SWIFT Interface configured in 'C:\Modeltech_6.3g\modelsim.ini' file
9 A- ?: i1 {% }' c, O$ {    > Simprim Smart-Models compiled to C:\Xilinx\10.1\ISE\vhdl\mti_se\simprim
- p& x8 g* A9 M5 y' U. _    > Log file C:\Xilinx\10.1\ISE\vhdl\mti_se\simprim\cxl_smartmodel.log generated% w, Y  n( x/ a+ ^, J
    > Library mapping successful, setup file(s) modelsim.ini updated6 h0 W; C5 u/ y. Q! t* H- ~
compxlib[smartmodel]: 14 error(s), 306 warning(s)2 ?) W' e% e2 ?) a  O+ H2 r: Y% H! q  l
- p& C& |$ U1 Q$ x0 M9 {
看来你说的是对的，不过怎么安装呢？谢谢! r0 _8 e$ S( _$ V; O, S  b/ |
' _4 g' N9 d9 }2 w$ j! ]+ T- p
[ 本帖最后由 xishuai 于 2008-6-13 14:41 编辑 ]

我参考xilinx网站上说的：1. Execute the "sl_admin.exe" program from the %XILINX%\smartmodel\nt\image\pcnt directory. The "sl_admin" GUI and a pop-up "Set Library Directory" window are displayed. 9 j/ Q* m  S9 u( K; Z
但是这个设置的对话框并没有出现& A4 \$ B: W0 L9 y! y5 M& B: |
我用的是ISE10.1，modelsim6.3g

我仿过，关键是看xilinx的一个关于综合和仿真的文档，上面讲了如何编译smartmodel及修改与modelsim的pli之类的步骤，你可以上网找找看。或者你把编译结果贴出来看看

# ** Error: C:\Xilinx\10.1\ISE/verilog/src/unisims/GT11.v(2563): Module 'GT11_SWIFT' is not defined.
5 @& K. X% k0 u4 R" f# L- g& \# q# ** Error: C:\Xilinx\10.1\ISE/verilog/src/unisims/GT11.v(2563): Module 'GT11_SWIFT' is not defined.
# {2 K( }) Z% F; I: v/ T. A# M, b" `% E0 P
这是我运行 do simulate_mti.do的结果5 ]6 {. ?. x8 w
不知道大家有没有见过？

现在能够仿真了，原来是它的PCIE core版本有问题，打上补丁就行了6 I: y0 b5 e: `: S$ e7 N' L
还有一个问题，就是我在仿真的时候发现很慢，我中途break了一下，modelsim就给我自动退出了，大家有没有遇到过？我用的是modelsim6.3g

請問一下要怎麼打補丁上去! Z' Z/ l8 B0 s6 N3 [8 i
我已經更新到 ISE 10.1 SP2
, m/ i: F0 I  `* W3 \( E  s還是遇到跟你一樣的問題2 ~, j3 \' P  i6 x
below is my result of simulate with the core:
' w# ]: s, \4 q2 G8 H7 R1 N9 FReferenced (but uncompiled) modules or primitives:
7 y/ {5 y1 c$ B7 v#  PCIE_INTERNAL_1_1_SWIFT$ W6 H+ E( C0 s% ?& k5 ~$ R2 P$ e
#  GTP_DUAL_SWIFT
8 A* H. D% g1 O! s3 v* J#  GT11_SWIFT1 k* w) b# \. G# D
#
6 u0 x( C9 }7 J- M; h# Top level modules:4 L; J" R; ^# P0 O3 p( D
#  board) O' A- Q& `6 p9 Q
#  glbl6 N+ s/ ^) {3 D; l
# vsim +notimingchecks +TESTNAME=sample_smoke_test0 -L work -L secureip work.board glbl
) C4 |( A3 p" j3 h3 s0 C; w# ** Note: (vsim-3812) Design is being optimized...
3 N- q7 B' K# P3 o# ** Note: (vsim-3865) Due to PLI being present, full design access is being specified.) C# d/ B, m$ o& Z
# ** Error: C:\Xilinx\10.1\ISE/verilog/src/unisims/GT11.v(2563): Module 'GT11_SWIFT' is not defined.
) }' I& ~/ W: o: y
+ U- G$ T4 i7 c' t, w% F+ \- S謝謝

得用6.3c