FPGA时钟信号消失的问题

tangqi

助工

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1^# 大中小发表于 2008-7-23 01:34 只看该作者

FPGA时钟信号消失的问题

我想请教一下，我用FPGA产生DA的时钟信号，可是上电运行一段时间后（该时间从几分钟到十几分钟不等）时钟信号就会消失，变成一个高电平，这是为什么？

七七

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lisa2008

助工

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2^# 大中小发表于 2008-7-23 08:49 只看该作者

能详细描述一下你是怎么产生该时钟的吗?

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sunsibing

高工

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3^# 大中小发表于 2008-7-23 09:15 只看该作者

可能是产生的时钟有问题，要具体看看你是怎样做的了

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beelzebub

工程师

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4^# 大中小发表于 2008-7-23 09:18 只看该作者

回复 1# 的帖子

用DCM生成时钟的话在core generator里面直接生成DCM IP，
不要自己手动改参数

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tangqi

助工

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5^# 大中小发表于 2008-7-24 01:19 只看该作者

谢谢各位的帮助，我是通过绘制原理图来产生时钟，先用DCM将15.36M的输入时钟变为16M，再分频产生4路DA时钟信号。奇怪的是，我的几个ISE工程均使用同一个原理图，有的就不会出现时钟消失的现象，而有的一开始稳定产生时钟，再次下载运行时钟就会消失。此外，我的ISE工程经常会突然不能打开，即使上午还完好无损，下午就打不开，这又是为什么？是被损坏了吗？

七七

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