input setup time:  ?ns
9 M6 `9 q9 D# n! n. Bout valid  time: ?ns
  Q9 n# m+ k9 e. z5 G$ a: B3 N/ \* `
是指什么？针对外部输入fpga的信号，还是fpga内部产生的信号受的限制？
$ ^, |: f9 G9 f1 ^  ^9 T, d4 z我把input setup time 设置成12ns，后仿真通不过，设置成20ns，后仿真就通过了。但是我没搞懂原因，也不知道和全局时钟频率的对应关系。
1 w0 y; X5 A/ b. y( t% K0 ~) L哪位高手指点一下！多谢5 U- `8 ]8 D% b
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[ 本帖最后由 lishi626 于 2008-7-24 01:36 编辑 ]

怎么没人讲讲啊！

应该是针对外部输入fpga的信号，因为你写这些约束的时候就是对它的IO口的而言的。setup时间应该大于它的实际建立时间，这样才能保证它的全局约束。
2 }' l5 Q! e$ t6 M& ?  个人遇见  仅供参考  

input setup time 是在限制本系统的特性，如果设置为12ns，则本系统最大延时线路不能超过12ns,如果设置成20ns，就表示本系统可以延时20ns而仍能正常工作。所以你的系统应该最大延时在12-20之间，所以12通不过，而20能通过，个人意见，仅供参考

楼上的回复 有道理