我在画原理图，用的xc2v3000,只有gclkx(p/s)管脚，没见到手册里提到的clk0,clk90....clk2x,clkdv之类的管脚
请问virtex II系列的DCM是怎么用的？

dcm是ipcore，一般用来产生内部需要的时钟，他是没有物理管脚的

谢谢！
那它可不可以输出阿？如果可以，是不是可以在任意IO管脚输出？

我也是用vertex II的ＤＣＭ，我建议你直接将ＤＣＭ整个模块连接，而不用architecture wizard.

引用:

下面引用由lwlgy1在 2005/08/13 11:14am 发表的内容：
谢谢！
那它可不可以输出阿？如果可以，是不是可以在任意IO管脚输出？

可以从通用IO输出。

引用:

下面引用由soaringswan在 2005/08/16 07:41am 发表的内容：
我也是用vertex II的ＤＣＭ，我建议你直接将ＤＣＭ整个模块连接，而不用architecture wizard.

为什么啊 我一直用architecture wizard   没有问题呀

引用:

下面引用由lwlgy1在 2005/08/11 11:09am 发表的内容：
我在画原理图，用的xc2v3000,只有gclkx(p/s)管脚，没见到手册里提到的clk0,clk90....clk2x,clkdv之类的管脚
请问virtex II系列的DCM是怎么用的？

用core generator产生dcm core。
理解相关的datasheet。

直接例化吧！！

core generator生成后例化到你的顶层模块

用coer gen生成DCM，其中的.v文件就有这些信号了

同意7楼意见，我也是直接使用core generator 产生的IP核，添加进工程后，你直接看该核的.v文件就可以了接它的输入输出信号了

可以用core generator生成IP Core，会产生一个．ｖ的文件，把这个ｍｏｄｕｌｅ例化到你的模块里面使用就可以了。
另外，可以直接把ＤＣＭ原语例化到你的模块里面，这样你可以很清楚你的时钟走线，而用ｃｏｒｅ　ｇｅｎｅｒａｔｏｒ生成的ＩＰ　ＣＯＲＥ会自动在里面加入　ＢＵＦＧ，使用的时候要注意一下。

同意7楼.........

彳艮 女子 彳艮 弓虽 大 ！！
先先
贝