1  module cnt10(clk,rst,ena,q,count);
2  input            clk,rst,ena;
3  output[3:0]      q;
4  output           count;
5  reg  [3:0]       q;
6  always @ (posedge clk or posedge rst)
7   begin
8     if(rst)q=4'd0;
9      else if(ena)
10    begin
11     if(q<9)q=q+1;//???
12    else q=0;
13     end   
14  end
15assign count=q[3]&q[0];
16endmodule

if(rst)q=4'd0;
     else if(ena)
    begin
     if(q<9)q=q+1;//???
    else q=0;

这样写可能会看起来舒服一些

else if(ena)
begin
  q<=q+1;
  if(q<9)     q<=0;  //改成这种结构，跟逻辑分频一样
end

语法就有问题,功能没细看
用综合器跑一便,软件会给你报错的

当C在写了

现学学阻塞与非阻塞再说

恩，是的，当时是直接在他的基础上copy过来的，语法上没有注意
else if(ena ==1'b1)
begin
  q<=q+4'b1;
  if(q<4'b1001)     q<=4'b0;  //改成这种结构，跟逻辑分频一样
end

我写的那个程序有问题吗？望赐教~

综合 可能没有问题  仿真可能会有问题


看一下 阻塞 非阻塞赋值的区别，对你学习数字设计很有帮助  这个概念首先要弄明白

自己拿个仿真器仿一下就知道了

11     if(q<9)q=q+1;//???
12    else q=0;


要用非阻塞赋值

把阻塞赋值改了就是个计数器.不过6#里的修改后是有问题的，q恒为0

修改阻塞赋值之后，语法上没有问题了。