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避免两个反向器不被优化掉呢？

gaosf

工程师

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1^# 大中小发表于 2005-2-5 23:40 只看该作者

避免两个反向器不被优化掉呢？

请问怎样才能在ise实现后避免两个反向器不被优化掉呢？综合时候rtl图中也可以看到两个反向器啊？

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oof2004

工程师

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2^# 大中小发表于 2005-2-6 01:12 只看该作者

避免两个反向器不被优化掉呢？

引出第一个反向器后的信号

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ETETETT 该用户已被删除	3^# 大中小发表于 2005-2-6 04:44 只看该作者避免两个反向器不被优化掉呢？提示: 作者被禁止或删除内容自动屏蔽
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ll28

工程师

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4^# 大中小发表于 2005-2-6 20:25 只看该作者

避免两个反向器不被优化掉呢？

有一个综合选项syn_keep可以完成你要的功能，请参考synplify的reference manual

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ETETETT 该用户已被删除	5^# 大中小发表于 2005-2-6 21:36 只看该作者避免两个反向器不被优化掉呢？提示: 作者被禁止或删除内容自动屏蔽
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zhaojiao

助工

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6^# 大中小发表于 2005-2-7 01:38 只看该作者

避免两个反向器不被优化掉呢？

i don't konw!!'

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gaosf

工程师

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7^# 大中小发表于 2005-2-7 22:02 只看该作者

避免两个反向器不被优化掉呢？

我是用syn keep 的啊，不过我看rtl图里还有，怎么将edif文件放到ise里看fpga editor就看不到反向器了呢？

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billjohn

荣誉版主

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8^# 大中小发表于 2005-2-13 23:24 只看该作者

避免两个反向器不被优化掉呢？

在UCF文件中再加约束就可以了.

_______________________ Good good study Day day up

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gaosf

工程师

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9^# 大中小发表于 2005-2-17 20:24 只看该作者

避免两个反向器不被优化掉呢？

billjohn ,在ucf中再加约束？什么意思？能说具体点吗？

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hyzhangwang

荣誉版主

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忘忧谷主

10^# 大中小发表于 2005-2-18 03:02 只看该作者

避免两个反向器不被优化掉呢？

我没有做过这个，真希望大虾们能提供一个范例。

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lazylee

助工

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11^# 大中小发表于 2005-2-22 06:00 只看该作者

避免两个反向器不被优化掉呢？

wire temp; // synthesis attribute keep of temp1 is true;( P3 W' Q3 U0 L5 C- ~& L7 k9 ]( R
这样可以禁止对temp的优化

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