请问在xilinx的fpga中能不能实现内部的三态/ F: ^$ ~9 P1 \( b* E* [, h
xiexie

Altera的不行，估计xilinx也够呛。三态在ASIC中可以实现。

altera的不行吗？还真没综合过。好像有三态门啊。

Virtex2或者Virtex2Pro内部有BUFT资源可以使用，进而实现内部三态，但是Spartan3中没有BUFT。

在mapping的设置里有一个选项：tri state buffer transformation mode，好像时可以设三态的！不过在sythesis时好像没这个设置！

altera是没有的
" ?) t$ K) M' q) Zspartan3里没有吗？不是说和Virtex是一个架构吗？

我个人认为：虽然三态门在逻辑和实际电路中是合理的，但是在FPGA设计设计中考虑到通用性，最好将三态门的相关电路改写成CASE形式的通路选择方式。这样几乎在任何器件上都可以实现三态门的功能。

altra应该也可以的，至少cyclone芯片没有问题的

应用BUFT可以省一些LUT资源，其他好处也不明显。

虽然mux可以代替三态总线，但是如果这个总线分布的面积太大，就会对mux的布线带来麻烦

任何FPGA都可以实现三态门;我经常这么做;不一定是在IO处使用BUF实现;内部用语言也可以;

可以的0 t3 X' _8 V1 ]9 B# ?: V( |
内部语言都可以实现

Xilinx的4000, Spartan/XL/II, Virtex/E/II/II Pro都有内部的三态门可以供设计者使用以减少Slice的资源占用，每个CLB对应1~2个内部三态门。但是要注意每一行三态门的输出都是连接到一根(4000,Spartan/XL)或两根(Virtex架构)横线上的，所以用户最总可以使用的内部三态的组数等于CLB的行数或x2，用多了就会出错。Altera的所有FPGA和Xilinx的Spartan-3内部没有三态门，虽然你可以使用三态的写法并能在FPGA中通过，但是这些电路实际上是由多路选择器Mux实现的。与用真正的内部三态门去实现相比较，采用MUX除了多占用LC/LE的资源以外，受控信号（如数据总线等）会随着驱动源的增加而使延时加大，例如，如果用4个变化相对较慢的控制信号去对16路高速信号做选择，那么MUX就很有可能处于劣势了。- l% b9 T0 q" l: f

个人觉得三太还是放到顶层比较好吧，内部最好不要用三态

ALTERA在内部不行，但在引脚处可以

ALTERA 可能的我用过的5 |* q" k+ s5 b" Y8 ~5 S! O! w

没仔细看帖子 我刚刚发个帖子问这个问题 我就是在内部使用了 三态管脚 可以编译 但是顶层就没有结果输出了