请教大虾关于VirtexII-Pro的BUFG的约束问题！急急！

小弟现在在做一个V2P（XC2VP20）的设计，其中用到的时钟clk和复位rstn都是从DCM引出的，想通过约束让clk和rstn都使用全局时钟线，为此已经约束了clk和rstn所用的BUFG位置，但存在的问题是时钟可以顺利的在整个芯片区域走全局时钟线，但rstn直在芯片上半部走全局线，下半部分则被分配到长线上，造成布线过于分散，延迟也不合理。请问哪位大虾知道如何才能约束使得rstn也在全片都走全局时钟线，特别是引到下半部分的布线？情况说明图如下：图一是实际布线，图二是期望的情况。