本人现在做的项目中用到XCVP20 FPGA 该FPGA有8个MGT,TOP和bottom各4个 主要是用AURORA_401设计!已经做了一次试验板非常成功!但是现在要把整个FPGA的所有的MGT都用完,时钟工作在100M,选择BREFCLK,串行速率为2Gbps
有个问题想请教下高手们:
         1:top和bottom的BREFCLK是否用一个时钟源,由于该时钟是差分的,那么从一个晶振出来的差分时钟是否需要
            处理(把一对差分时钟变成2路差分时钟),还是可以之间用晶振出来的信号之间连接到top和bottom的时 钟    输入端!
        2:现在板子上打算用2个FPGA,一个master FPGA主要是处理算法逻辑 另外一个slave fpga主要是用7个MGT收发外部数据,2个FPGA之间用一对MGT通信传输数据!  问题:是否整个板子使用一个晶振就可以实现,还是一个FPGA一个
        晶振!

   希望各位高手指教!!!

勘误不好意思!!)

1:top和bottom的BREFCLK是否用一个时钟源,由于该时钟是差分的,那么从一个晶振出来的差分时钟是否需要
            处理(把一对差分时钟变成2路差分时钟),还是可以直接用晶振出来的信号连接到top和bottom的时 钟    输入端!

高速时钟线严禁直接一驱二， 如果不得已要分叉，建议使用一个LVDS的时钟分配器。另外，或者如果设计允许，可以用FPGA实现时钟分叉，要配套考虑上电顺序和时钟使能方面的问题。

你的问题我没有遇到过，通常我都是直接打电话问 xilinx 的 高速I/O专家FAE 李进华。你找跟你联系的FAE，让他帮你问一问就好了。
如果你不怕麻烦，发email到上海的技术支持hotline去问也可以。我没试过

另一个建议：
看看ML321 MGT Demo板的原理图和PCB, 可能对你的问题有帮助。
http://www.xilinx.com/xlnx/xebiz ... 1&iLanguageID=1

具体下载链接参考这个回帖
http://www.edacn.net/bbs/viewthr ... &extra=page%3D1