求virtex 2资料!!
应该学会看英文资料。
不过这么急，贴点内容给你应应急。（更详细的内容自己看E文资料）
Virtex-II系列FPGA是Xilinx第一代平台FPGA解决方案，它较其他公司的同类产品早投入市场达半年之久。Virtex-II系列产品采用先进的 0.15μm/0.12μm CMOS 8层金属混合工艺设计，内核电压为1.5V，根据输入输出参考电压的不同设计可支持多种接口标准，内部时钟频率可达420MHZ，被认为是高速低耗的最理想设计。Virtex-II系列产品的主要技术指标和选型指南参见第一章中1.4.1节。
Virtex-II系列产品与Xilinx公司以前推出的FPGA产品比较，如Virtex和Virtex-E系列， 其内部结构有了较大的改进，这些主要包括：
（1）Virtex-II内部的CLB模块含有4个Sclice，从而提高了Virtex-II系列产品的逻辑容量和资源利用率。
（2）Virtex-II内嵌专用硬件乘法电路，从而提高了Virtex-II系列产品进行数字信号处理的速度，也为MicroBlaze处理器内核的ALU单元增加了乘法模块。
（3）Virtex-II内嵌更大容量的Block RAM，它可配置为RAM、双端口RAM和FIFO等，适应当前设计对大容量片内存储的要求。
（4）Virtex-II将DLL改为数字时钟管理模块（DCM，Digital Clock Manager），从而提供比DLL更加灵活的时钟解决方案。
（5）Virtex-II支持比Spartan系列更多的I/O接口标准，主要包括：LDT-25, LDT-25, LVPECL-33, LVDS-33, LVDS-25,LVDSEXT-33, LVDSEXT-25,BLVDS-25, ULVDS-25,LVTTL, LVCMOS33,LVCMOS25, LVCMOS18,LVCMOS15, PCI33, PCI66,PCI-X, GTL, GTL+, HSTL I,HSTL II, HSTL III, HSTL IV,SSTL2I, SSTL2II, SSTL3 I,SSTL3 II, AGP和 AGP-2X。
（6）Virtex-II采用数控阻抗匹配技术（DCI，Digital Controlled Impedance），从而减小因阻抗匹配问题而造成的系统不稳定，并减小PCB因终端匹配电阻导致的复杂性。
（7）Virtex-II内部含有更加丰富的布线资源，从而保证FPGA资源的最大利用率。
（8）Virtex-II支持配置数据的三重加密，从而最大限度保护设计者的支持产权。
Xilinx公司2004年初宣布，其Virtex-II系列FPGA产品，创造了单个季度1亿美元的营收记录，推出以来累计营收已经达到5亿美元。Xilinx Virtex、Virtex-E和Virtex-II、Virtex-II Pro以及最新推出的Virtex-II Pro X系列FPGA，采用一脉相承、逐渐演进的FPGA架构，实现了在蜂窝基站、高端网络与存储设备、广播视频以及测试和测量设备以及航空航天设备中的许多前沿应用。
Vitex-II系列FPGA的内部结构如图2-2所示，它主要由可配置逻辑（CLB）、用户可编程I/O（IOB）、BlockRAM、数字时钟管理模块（DCM）、数字阻抗匹配模块（DCI）和硬件乘法器等组成。其中CLB用于实现FPGA的绝大部分逻辑功能；IOB用于提供封装管脚与内部逻辑之间的接口；BlockRAM用于实现FPGA内部的随机存取，它可配置为RAM、双口RAM、FIFO等随机存储器；DCM用于提供灵活的时钟管理功能；硬件乘法器用于提高FPGA的数字信号处理能力。
2.1.2.1 CLB
在Virtex-II系列FPGA中，CLB模块由4个相同的Slice和附加逻辑电路构成，用于实现组合逻辑和复杂时序逻辑。Slice的结构如图2-3所示，每个Slice由两个4输入函数发生器＝进位逻辑、算数逻辑、存储逻辑和函数复用选择器组成。算数逻辑包括1个异或门（XORG）、1个专用与门（MULTAND），异或门可以实现两个Slice的2bit全加操作，专用与门可用于提高乘法器的效率。进位逻辑有专用进位信号和函数复用发生器（MUXC）组成，共同实现快速的算数加减法操作。
在CLB模块中：4输入函数发生器可以用于实现4输入LUT、分布式RAM或16bit移位寄存器；存储逻辑可配置为D触发器或锁存器；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度；算数逻辑包括一个异或门和一个用于加速乘法运算的专用与门。
在Virtex-II系列产品中，每个CLB模块既可以配置为分布式RAM，也可以配置为分布式ROM，分布式ROM可以通过设置初始化数据来实现。表2-2给出了CLB中的LUT资源配置为分布式存储器的的对应关系。
Virtex-II产品中的每个CLB模块包括多种类型的复用器（4个MUXF5、2个MUXF6、1个MUXF7和1个MUFX8）。通过使用这些复用器，每个CLB不仅可以实现5输入LUT、6输入LUT、7输入LUT、8输入LUT和9输入LUT，还可以实现128位移位寄存器，从而提高了Virtex-II系列FPGA内部的资源利用率。
关于更多的CLB内部资源信息，如：移位寄存器、快速进位链等可参阅Xilinx Virtex-II系列FPGA数据手册。
表2-2 Virtex-II分布式RAM与LUT资源使用对照表
类型容量资源占用
单端口分布式RAM16×1bit1个LUT
单端口分布式ROM16×1bit1个LUT
双端口分布式RAM16×1bit2个LUT
单端口分布式RAM32×1bit2个LUT
单端口分布式ROM32×1bit2个LUT
双端口分布式RAM32×1bit4个LUT
单端口分布式RAM64×1bit4个LUT
单端口分布式ROM64×1bit4个LUT
双端口分布式RAM64×1bit8个LUT
单端口分布式RAM128×1bit8个LUT
单端口分布式ROM128×1bit8个LUT
双端口分布式RAM128×1bit16个LUT
单端口分布式RAM256×1bit16个LUT
单端口分布式ROM256×1bit16个LUT
双端口分布式RAM256×1bit32个LUT
注：更大的分布式RAM或分布式ROM容量可通过级联获得。
图2-3 Virtex-II系列FPGA中的Slice结构示意图
2.1.2.2 IOB
Virtex-II系列FPGA中，IOB用于提供FPGA内部逻辑与外部封装管脚之间的接口。如图2-3所示，Virtex-II系列FPGA的IOB含有6个存储单元，它们不仅可以单独配置为D触发器或锁存器，还可以成对实现DDR（Double-Date-Rate）输入和输出。
在Virtex-II系列产品中，外部信号既可以经过IOB模块的存储单元进入FPGA内部，也可以引用IOBUF直接输入到FPGA内部。当外部信号经过IOB模块的存储单元进入FPGA内部时，其保持时间的要求可以降低。通常，外部输入信号经过IOB模块的存储单元进入FPGA内部，其保持时间默认为0。
图2-3 Virtex-II系列FPGA IOB结构示意图
表2-3 差分信号I/O接口标准电压要求
在Virtex-II系列FPGA中，根据当前使用的I/O接口标准不同，需要设置不同的接口电压VCCO和参考电压VREF。在Virtex-II系列FPGA中，高速差分信号得到了广泛的支持，表2-3给出了差分信号I/O接口所对应的接口电压VCCO和参考电压VREF。单端信号I/O接口标准和数控阻抗匹配条件下的I/O接口标准所对应的接口电压VCCO和参考电压VREF请参阅Virtex-II系列FPGA数据手册。
在Virtex-II系列FPGA中，I/O管脚分布在8个Bank中，每个Bank的VCCO必须保持一致，不同的VCCO允许有不同的VCCO电压。
在Virtex-II系列产品中，同一Bank中的I/O接口标准应保持兼容，但不同Bank之间的I/O接口标准不要求兼容。由于同一Bank中的VCCO必须保持一致，因此VCCO电压相同是输出接口标准兼容的必要条件。
此外，值得注意的是：
（1）无论使用何种I/O接口标准，VCCAUX均要求接3.3V电源；
（2）由于封装不同，每一个IO Bank的位置有所不同，在设计PCB时要加以注意。
2.1.2.3 Block RAM
在Virtex-II系列FPGA中，BlockRAM的单位容量是18Kbit。如图2-4和图2-5所示，每一个BlockRAM均可配置为单端口或双端口RAM。利用Core Generator，还可将BlockRAM资源配置为双端口FIFO。
值得注意的是，当Block RAM配置为双端口存储器时，其每一个端口的深度和数据宽度可以是不同的，可选的双端口存储深度和数据宽度对应关系如表2-4所示。
图2-4 单端口BlockRAM示意图 图2-5 双端口BlockRAM示意图
表2-4 双端口RAM每个端口存储深度和数据宽度对照表
2.1.2.4 DCM
为了适应大规模FPGA设计中多时钟、高速度、低延时的要求，Virtex-II系列FPGA提供16个全局时钟缓冲器，支持16个全局时钟网络，每个象限最多可支持8个全局时钟网络。根据具体器件型号不同，Virtex-II系列FPGA中包含4～12个DCM，具体对应关系如表2-5所示。Virtex-II系列FPGA中的DCM的标准原型如图2-6所示。
表2-5 Virtex-II器件与DCM数量对照表
图2-6 DCM标准原型示意图
DCM是在DLL的基础上发展而来的时钟电路，但比DLL具有更高的设计性能，关于DCM的属性和设计的详细信息，请参阅Virtex-II系列FPGA数据手册和相关文档。
2.1.2.5 DCI
随着FPGA设计速度的不断提高，型号完整性问题越来越突出。为了保证高速信号的信号完整性，通常需要在PCB上进行阻抗匹配，以减小信号的反射和振荡。尽管大量的匹配电阻保证了信号的完整性，但也增加了PCB板的布线复杂度和成本。通过使用DCI（数控阻抗匹配技术），可以在Virtex-II系列FPGA内部实现阻抗匹配，从而大幅度减少匹配电阻的数量，提高板级系统的稳定性，并降低设计复杂度和减少设计成本。
在Virtex-II系列FPGA中，可以使用DCI进行阻抗匹配的接口标准包括LVTTL、LVCOMS、SSTL3-I、SSTL3-II、SSTL2-I、SSTL2-II、HSTL-I/II/III/IV、GTL和GTLP。
值得注意的是，在Virtex-II系列FPGA中，每个I/O Bank的DCI设置必须保持一致，但不同Bank的DCI设置可以不同。如图2-7所示，通过设置VRN和VRP管脚的外接电阻，可以实现不同阻值的阻抗匹配。
图2-7 Virtex-II DCI连接示意图 图2-8 Virtex-II 乘法器结构示意图
2.1.2.6乘法器
在Virtex-II系列FPGA中，乘法器模块支持18×18bit的有符号乘法。如图2-8所示。乘法器模块不仅可以通过交换矩阵（Switch Matrix）与18Kbit的BlockRAM配合使用，也可以单独使用。在Virtex-II系列FPGA中，乘法器模块的物理分布与BlockRAM的物理分布一致，利用这样的结构，读取、相乘、累加操作以及DSP滤波器结构设计都将变得异常快速和高效率。
以上内容均摘自《基于FPGA的嵌入系统设计》。有空去书店看看，是否合用。
