各种设计软件介绍

mentor产品介绍
Design for Test
BSDArchitect        边界扫描电路生成工具           DFTAdvisor         测试综合工具
DFTInsight          图形化的DFT调试工具            FastScan           组合ATPG生成工具
FlexTest            时序ATPG生成工具               LBISTArchitect     逻辑电路内建自测试生成工具
MBISTArchitect      存储器电路内建自测试生成工具   TestKompress       提供嵌入式压缩引擎的ATPG生成工具
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FPGA Advantage
HDL Author          设计创建                       HDL Designer        完整的设计与管理方案
HDL Designer Series 设计创建和流程管理系列工具     HDL Detective       设计分析，可视化和文档管理
HDL Pilot           设计管理                       ModelSim            Verilog和Mixed-HDL仿真器
ModelSim PE         入门级混合语言仿真器           ModelSim SE         ModelSim专业版
Precision                                          Precision C         C语言综合
Precision Physical  物理综合                       Precision RTL       RTL综合
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AMS IC Design Flow
Design Architect-IC 原理图编辑工具                 Eldo                高精度Spice 仿真器
Eldo RF             电路仿真器                     Hotplot Bundle      打印绘图功能
IC graph SDL        原理图驱动版图自动生成工具     ICassemble          顶层集合及布局布线工具
ICgraph Basic       全定制版图编辑工具
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SOC Verification
ADVance MS          數模混合仿真器                  Calibre DESIGNrev   大型 GDSII 文件快速編輯器
Calibre DRC         集成電路設計實體驗證            Calibre Interactive 版圖編輯器即時驗證接口
Calibre LVS         Layout Versus Schematic         Calibre RVE         Results Viewing Environment
Calibre xRC         全芯片階層式寄生參數提取工具    CommLib             模擬電路行為仿真模型庫
FormalPro           形式验证工具                    IKOS VStation       高性价比硬件仿真器
Mach TA/PA          快速spice仿真器                 Seamless            软/硬件协同验证环境
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Expedition 系列   
Design Capture           原理图输入
Design View              原理图输入及集成管理环境
Library Manager          库管理工具
Analog Designer          模拟电路仿真器
FPGA BoardLink
Expedition PCB           设计及自动布线
PCB Planner              电路前仿真与布局布线工具
PCB Viewer               高速PCB审核工具
PCB Browser              PCB设计浏览器
BetaSoft                 板级热分析
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BoardStation 系列
Design Architect         设计输入
Board Architect          设计输入
BPL-CAD Library          原理图符号及几何封装库
RF Architect             射频设计输入
Accusim II               模拟电路仿真器
Accuparts                板级模拟电路仿真器件库
QuickSimⅡ               数字电路门级仿真器
BPL-Dig Library          板级数字电路仿真库
Continuum / QuickSim Pro 数模混合电路仿真环境
Board Station PCB        板级设计工具
Board Station RE         无网格自动布线环境
AutoTherm                热分析
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Design for Test
BSDArchitect 边界扫描电路生成工具
BSDArchitect在逻辑综合之前的RTL设计阶段自动生成边界扫描电路和IO管脚的自动插入。为实现自动验证，
它还生成一个可用于任何VHDL或Verilog仿真器的测试基准文件；此外，BSDArchitect形成设计的BSDL模型，
为生成ATPG测试向量做准备。为了实现更好的性能可预测性和设计复用，也可以直接插入实现在特定工艺上
的边界扫描电路。在SOC测试中，BSDArchitect还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的
测试管理。
主要特点：
BSDArchitect读入IC、ASIC或MCM设计的行为级VHDL或Verilog描述，生成符合IEEE1149.1边界扫描标准的VHDL
或Verilog电路描述，并将它插入到原来的设计中；支持实现IEEE 1149.1边界扫描结构中的自定义指令逻辑，
实现对内部扫描和BIST的芯片级测试互连与测试过程控制，缩短IC实现周期；可以实现直接插入针对特定工艺
上的边界扫描电路；支持IO管脚的自动插入，可以实现直接插入针对特定工艺的IO管脚；自动生成边界扫描描述
语言（BSDL）文件, 提供到自动测试设备（ATE）的平滑过渡；自动生成Verilog或VHDL格式的测试基准向量进行
边界扫描逻辑的功能检查，包括对BSDL的自适应检查；支持UNIX平台(Solaris, HP-PA)
DFTInsight 图形化的DFT调试工具
DFTInsight是与Mentor Graphics的ATPG工具包紧密集成的图形化调试工具，提供了方便的可测性问题的图形化
调试手段。在DFTAdvisor、FastScan或FlexTest中都可调用DFTInsight生成电路图窗口显示信息，快速确定和
解决可测性问题。它的电路图显示可以智能地将层次化设计的其它信息屏蔽，而只显示与可测性问题有关的电路。
它根据标准网表信息生成电路图，不需要特殊的电路图符号支持，这个功能意味着DFTInsight能够以即插即用的
方式插入用户选择的设计环境中。
主要特点：
通过图形化分析加速ASIC与IC的可测性调试；
根据设计规则检查结果进行原理图的动态划分，定位出可测性问题的发生位置；
根据故障分类信息结果进行原理图的动态划分，定位出ATPG工具没有覆盖的故障所在位置；
根据ATPG工具分析ATE机上失败的测试向量结果来帮助定位芯片上的故障位置；
可以在原理图上通过部件间的交互选择与跟踪来检查设计；
无需专门的库支持来进行原理图显示；
与FastScan、FlexTest和DFTAdvisor紧密集成；
支持UNIX平台(Solaris, HP-PA)；

FlexTest 时序ATPG生成工具
FlexTest的时序ATPG算法使它在部分扫描设计的ATPG领域拥有巨大的优势，可以显著提高无扫描或全扫描设计的
测试覆盖率。其内嵌故障仿真器可以估计功能测试向量的故障覆盖率，然后在此基础上生成部分扫描电路结构的
时序ATPG。FlexTest还可以将ATPG和故障仿真任务在网络上进行分布计算，大大提高运行速度；
主要特点：
提供对无扫描电路，部分扫描电路和全扫描电路生成高效时序ATPG；
支持多种故障模型：stuck-at、transition和IDDQ；
可以同时支持多种测试结构类型：Mux-DFF、Clocked-Scan和LSSD；
通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成；
可以使用已有的功能测试向量进行故障仿真，计算测试覆盖率；
FlexTest Distributor选项提供的分布处理技术可以加速ATPG与故障仿真过程；
与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高；
利用简易的Procedure文件，可以很方便地与其他组合ATPG工具集成；
支持UNIX平台(Solaris, HP-PA) ；
MBISTArchitect 存储器电路内建自测试生成工具
MBISTArchitect可以灵活地在ASIC或IC中自动实现内嵌存储器阵列的RTL级BIST结构。MBISTArchitect支持多种
测试算法，并支持用户自定义的测试算法。可以对一个或多个内嵌存储器自动创建BIST逻辑，完成BIST逻辑与
存储器的连接，它能够在多个存储器之间共享BIST控制器，实现并行测试，从而显著缩短测试时间和节约芯片面积。
另外，它的BIST结构中还包括故障的自动诊断功能，方便了故障定位和开发针对性的测试向量。
主要特点：
支持对多种形式的存储单元测试，包括：SRAM、ROM、DRAM和多端口RAM；
支持多种存储器测试算法，包括：March C+、checkerboard、ROM、Unique Address和Data Retention等；
支持用户自定义的测试算法；
自动生成可综合的VHDL或Verilog格式的MBIST电路描述、仿真用的测试基准文件和综合批处理文件；
自动插入与连接BIST控制器到嵌入式存储器或外部存储器，缩短了设计与测试时间；
通过并行应用结构与并行测试过程来保证最快的测试速度；
能够提供诊断信息以进行失效存储单元的定位；
提供可选择的存储单元自动修复功能，提高成品率；
支持UNIX平台(Solaris, HP-PA)；
DFTAdvisor 测试综合工具
DFTAdvisor利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入，执行全面的测试规则检查，
从而保证在ATPG之前不存在任何遗留的可测性设计问题。DFTAdvisor 测试综合工具自动插入测试结构电路，
支持全扫描或部分扫描的测试逻辑，能够自动识别电路中的时序单元并自动转换成可扫描的单元，并能够把
电路中可扫描的单元串接成扫描链，从而大大增强了IC和ASIC设计的可测试性。此外，利用它在设计过程的
早期阶段进行可测性分析，测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题，
尽可能提高ATPG的效率并缩短测试开发的周期。
主要特点：
支持多种形式的设计输入。包括GENIE，EDIF，TDL，VHDL，Verilog；
支持Mux-DFF、Clocked-Scan和LSSD扫描结构；
支持多种扫描结构的插入。包括全扫描结构，多种可选的部分扫描结构和自动测试点的插入；
支持智能化的、层次化的测试逻辑的自动化插入；
通过密集的基于仿真的测试规则检查（超过140条测试规则）来确保高效率的可测性分析；
通过自动测试点插入与综合来加强设计的可测性；
通过插入测试逻辑电路自动纠正设计中违反可测性设计规则的部分；
支持版图层次上的扫描链单元的次序控制，以提高测试逻辑插入过程中的时序有效性；
为后续的ATPG过程提供充分支持，生成ATPG工具要求的全部SETUP文件；
支持32位或64位的UNIX平台(Solaris, HP-PA)及LUNIX操作平台；
FastScan 组合ATPG生成工具
FastScan是业界最杰出的测试向量自动生成（ATPG）工具，为全扫描IC设计或规整的部分扫描设计生成高质量
的的测试向量。FastScan支持所有主要的故障类型，它不仅可以对常用的Stuck-at模型生成测试向量，还可以
针对关键时序路径、transition模型生成at-speed测试向量、针对IDDQ模型生成IDDQ测试向量。此外FastScan
还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。
主要特点：
支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量；
提供高效的静态及动态测试向量压缩性能，保证生成的测试向量数量少，质量高；
支持多种故障模型：stuck-at、toggle，transition、critical path和IDDQ；
支持多种扫描类型：多扫描时钟电路，门控时钟电路和部分规整的非扫描电路结构；
支持对包含BIST电路，RAM/ROM和透明Latch的电路结构生成ATPG。
支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
利用简易的Procedure文件，可以很方便地与其他测试综合工具集成；
通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成；
FastScan CPA选项支持at-speed测试用的路径延迟测试向量生成；
FastScan MacroTest选项支持小规模的嵌入模块或存储器的测试向量生成；
FastScan Diagnostics选项可以通过分析ATE机上失败的测试向量来帮助定位芯片上的故障；
ASICVector Interfaces选项可以针对不同的ASIC工艺与测试仪来生成测试向量；
支持32位或64位的UNIX平台(Solaris, HP-PA)及LUNIX操作平台；

LBISTArchitect 逻辑电路内建自测试生成工具
LBISTArchitect在ASIC、IC和IP内核中自动插入内建自测试（BIST）电路，以保证较高的故障覆盖率。它可以自动
生成BIST结构（BIST控制器、测试向量发生器和电路特征压缩器）的可综合RTL级HDL描述，并快速进行故障仿真
以确定故障覆盖率。它支持多时钟设计，可以在工作频率下进行at-speed测试，在选择内部测试点时使用了
MTPI专利技术将面积代价降至最低，确保设计完全处于BIST-ready状态。LBISTArchitect可以直接与BSDArchitect
和ATPG工具进行接口。
主要特点：
内建自测试技术降低了芯片测试对ATE测试机memory容量的要求；
针对部件或系统进行内建自测试（BIST）的自动综合、分析与故障仿真，便于进行设计与测试的复用；
at-speed测试和多频率测试确保了高性能、高质量的测试设计；
全面的BIST设计规则检查确保了易用性、减少了设计时间、缩短了设计面市时间；
专利的MTPI技术能够在获得最大故障覆盖率的同时将对设计的影响减至最低
BIST部件的RTL综合和与工艺无关，可以保证设计复用；
配合BSDArchetect可实现层次化的LBIST电路连接关系
支持UNIX平台(Solaris, HP-PA)；
TestKompress 提供嵌入式压缩引擎的ATPG生成工具
TestKompress的EDT（Embedded Deterministic Test）算法使它在ATPG领域拥有无以伦比的技术优势，它在保证
测试质量的前提下显著地（目前可达到100倍）压缩测试向量数目，从而大大提高产品测试速度，降低测试成本。
它提供的嵌入式压缩引擎模块是一个通用IP，可以很方便地集成到用户的设计。
主要特点：
TestKompress处理流程与Fastscan完全兼容；
在保证测试质量的前提下成百倍地减少测试向量的数目，降低测试成本；
支持多种故障模型：stuck-at、transition和path-delay、IDDQ；
支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改，对电路的性能没有任何影响
与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高；
支持UNIX平台(Solaris, HP-PA)；
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FPGA Advantage
HDL Author 设计创建
HDL Author集成了HDL Pilot的所有管理功能，可采用文本和图形方式灵活创建设计，文本方式包括方框图和IBD
（基于接口设计），图形方式包括方框图和有限状态机、流程图、真值表方式，内嵌丰富的设计库帮助快速完成设计。
HDL Designer Series 设计创建和流程管理系列工具
HDL Designer Series为提高设计效率和设计质量提供了无与伦比的灵活手段和功能。通过图形化、文本或两者的组合，
结合IP的引入，快速高效的创建设计，HDL可视化和统一的HDL风格和文档能力，版本管理为团队设计提供了基础，
全面的VHDL、Verilog和mixed-HDL支持适应百万门的FPGA，ASIC和SoC设计。与仿真工具如ModelSim和综合工具
如Precision结合提供完整的FPGA/ASIC设计流程。HDL Designer Series包含以下四个系列产品。
HDL Pilot设计管理工具；
HDL Author 设计创建工具；
HDL Detective设计分析、可视化和文档管理工具；
HDL Designer包含以上三个工具的所有功能。
HDL Pilot 设计管理
HDL Pilot对基于HDL的设计项目进行统一有效的数据和版本管理，从容面对人员流动、IP复用和团队设计带来的挑战。
采用单一直观的界面环境，浏览复用设计，集成常用的数据编译、仿真、综合等操作，实现数据文件自动调用，
对整个设计流程进行自动化管理。


ModelSim PE   ModelSim个人版
入门级混合语言仿真器，支持Windows平台。
主要特点：
本地编译结构；
单内核VHDL和Verilog混合仿真；
源代码模版和助手，项目管理；
波形比较、代码覆盖、数据流功能可选；
Signal Spy；
Tcl接口

Precision Physical 物理综合
随着新一代FPGA性能和复杂度的提高，时序收敛问题越来越严重，物理和逻辑层面的脱节成为FPGA设计的最大障碍。
传统的综合算法采用扇出负载来估计互连延时，在门级延时占主导的时候工作良好，但最新器件的互连延时逐渐成为
主导，甚至达到总延时的70%以上，综合器如果不能准确估算互连延时，将造成设计多次反复。Precision Physical
充分利用布线规则和延时信息对逻辑和布局同时优化，是业界唯一把逻辑、时序、物理视图集成在一个单一直观的
环境里来控制时序的工具。
主要特点：
利用物理数据最大化器件性能，降低成本；
RTL和物理综合集于一体的直观统一界面；
既有自动方式也可手工物理编辑；
改变布局或约束条件后可以马上产生新的时序报告，无需重新综合
与综合器无关的EDIF流程

HDL Designer 完整的设计与管理方案
HDL Designer包含以上三个工具的所有功能，是一套完整的HDL设计与管理方案。支持VHDL、Verilog和Mixed-HDL；
支持文本和图形创建方式；支持设计复用和文档管理；支持版本管理和团队设计。与ModelSim 和 Precision
一起构成完整的HDL设计流程。
HDL Detective 设计分析，可视化和文档管理
HDL Detective帮您快速浏览、可视化分析和理解复杂设计，分析设计的层次结构并把HDL代码转换成图形化的表达
方式，加快对HDL代码的理解和IP的复用，通过OLE功能生成直观的文档。

ModelSim    VHDL、Verilog和Mixed-HDL仿真器
ModelSim是业界最优秀的HDL语言仿真器，它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真
的仿真器。是作FPGA/ASIC设计的RTL级和门级电路仿真的首选，它采用直接优化的编译技术、Tcl/Tk技术、
和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，
为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试。
ModelSim SE   ModelSim专业版
具有快速的仿真性能和最先进的调试能力，全面支持UNIX(包括64位)、Linux和Windows平台。
主要特点：
RTL和门级优化，本地编译结构，编译仿真速度快；
单内核VHDL和Verilog混合仿真；
源代码模版和助手，项目管理；
集成了性能分析、波形比较、代码覆盖等功能；
数据流ChaseX；
Signal Spy；
C和Tcl/Tk接口，C调试。
Precision C   C语言综合
Precision C 是算法综合工具，把非时控的C/C++工作规范综合成高品质的实现电路，输出的RTL级VHDL或Verilog
能被Precision RTL等RTL综合工具进一步综合成门级电路。能生成优于手工编写的RTL代码，减少实现电路的时间，
无时序和细微结构信息，易于重映射到新的设计目标。Precision C为DSP硬件设计专门优化，把C模型自动快速地
转变成硬件电路，以满足下一代高端数字通信领域的应用。另外，还对控制领域的应用进行优化。
主要特点：
只要输入C、目标工艺和所需时钟周期即可自动生成RTL；
运用符号仿真分析和反馈所输入算法；
自动位宽优化减小设计规模；
细微结构控制满足对吞吐量、面积、反应时间等约束要求；
支持C++的完整子集


Precision RTL   RTL综合
适应FPGA发展的新一代RTL综合器，具有非常直观的界面、准确的时序分析和先进的优化算法，能同时满足最佳设计
结果和最短上市时间的要求。SDC格式的时序约束加上精确的时序分析引导优化，完成最具挑战性的设计。采用独特
的ASE优化算法，自动实现状态机、跨层次和多余组合逻辑的优化；交互式精确时序分析和约束分析保证完美的结果，
集成的原理图清晰地展示综合流程和特殊资源的利用并查询关键路径。
主要特点：
设计界面由流程步骤驱动；
集成对主流布线器的接口；
支持VHDL、Verilog、EDIF的任意组合；
ASE优化，寄存器重定时、跨层次综合；
多时钟、异步时钟分析
What-if时序分析；
未约束分析
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AMS IC Design Flow
Design Architect-IC 原理图编辑工具
Design Architech-IC是一个很强大的原理圖輸入、建立仿真、查看结果的工具，很好的集成于Mentor Graphics
的模拟/混合信号 SoC设计流程，并与IC Station SDL相集成。通过Design Architech-IC结合Mentot Graphics
高级的IC设计工具，设计者可方便的进行输入、修改、仿真、验证，完成最具挑战性全定制的模拟和混合IC设计，
缩短至关重要的产品上市时间。无论是原理图、功能块、符号还是VHDL语言输入，用户都能享受到外观感觉一致
的单一的界面环境。
Eldo RF  RF 电路仿真器
Eldo RF 的分析以及量测能力，可以帮助设计工程师更快速且准确地验证复杂的射频集成电路。以世界级的仿真
仿真器 Eldo 为基本，Eldo RF特别设计了一组可以准确且有效率地处理 mult-giga Hz讯号的算法，以符合现代
无线通讯应用的需要，全芯片 RF IC 的验证不再遥不可及。
IC graph SDL 原理图驱动版图自动生成工具
逻辑图驱动版图自动生成（Schematic Driven Layout）是根据逻辑设计信息自动生成物理版图的一种设计方法。
这种设计方法能够保证逻辑设计和物理设计的一致性，显著缩短版图设计周期。用户可以自由地选择以几何图形、
单元和参数化器件等方式来实现版图设计。工具内含的ECO和ShortChecker帮助设计师及时更新版图设计，避免
连接性设计错误的出现。
IC graph Basic 全定制版图编辑工具
ICgraph Basic是IC Flow设计流程中的全定制版图编辑工具，适用于各种类型的电路设计，具有强大的几何图形
编辑功能，支持层次化设计和现场编辑（Edit-in-place）。针对深亚微米的设计特点，可以快速读写大小超过2G
字节的GDSII数据库。根据需要可添加SDL模块来提高设计效率。
Eldo 高精度Spice 仿真器
在精确度相同的前提下，Eldo比其它 spice 仿真器快上三到十倍，针对所有发散的问题，Eldo 提供了极好的收敛性。
除此之外Eldo的特点有divide and conquer 分割架构允许使用者针对不同的设计区块采用不同的算法已兼顾高精度
及高效能。支持HDL-A以及对于数字电路仿真器的延伸架构。先进的分析功能支持 Transient Noise, Pole Zero,
Enhanced Monte-Carlo, S domain, Z domain分析。支持Bsim3v3模型。
HotPlot Bundle 打印绘图功能
一直以来，绘图软件都是IC设计流程中的一个瓶颈。但是HotPlot独立的高速打印环境通过比其他绘图方法更快的将
复杂的设计输出到绘图仪从而解决了这个瓶颈。HotPlot可以为能够产生标准GDSII数据或Mentor IPF数据的任何应用
提供高品质的绘图。
HotPlot支持大多数常用的打印格式，不需要额外的驱动程序、过滤器或昂贵的硬件接口。HotPlot支持下列标准格式：
PostScript
Hewlett Packard HP-RTL and HPGL
Calcomp CCRF and C90
Xerox/Versatec VBR and VRF
IC assemble 顶层集合及布局布线工具
在当今的混合信号SoC设计中随着数字电路部分的不断增加，布局和布线在整个设计流程中越来越重要。IC assemble
能够为布局、顶层模块的集合以及交互式的布线提供大量的帮助。
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SOC Verification
ADVance MS 數模混合仿真器
ADVance MS 包含有Mentor三種仿真內核，Eldo，ModelSim，和 Mach TA，支持數模混合電路各個不同階段的仿真工作，
從RTL，Gate-Level，到 transistor level。支持的語言包括有 VHDL, Verilog，VHDL-AMS，Verilog-A，SPICE
和 C。ADVance MS單一核心的解決方案和最佳化的技巧，可以提供數百萬門的混合訊號線路和單一系統化晶片快速
且準確的仿真。
Calibre DRC     Design Rule Check
Calibre DRC 工具已是目前全球集成電路設計實體驗證的標準。高效能的階層式處理技術解決了深亞微米工藝實體
驗證所需面臨龐大數據量的挑戰。Calibre DRC廣受國內外知名硅片代工廠如TSMC，UMC，CSM，SMIC，GSMC等選擇
為標準驗證工具，並且完整支持 Calibre command file於各種不同的工藝。

Calibre LVS      Layout Versus Schematic
Calibre LVS的階層式處理技術，除了能夠解決了SOC設計當中內嵌式記憶體膨脹導致全晶片驗證上的挑戰外。
其先進的電氣規則檢查 (ERC) 功能，更可提供使用者快速的發現及偵錯如電源短路之類版圖設計者所常發生之棘手
問題。
Calibre xRC 全芯片階層式寄生參數提取工具
現今的深亞微米設計當中，寄生參數的提取掌控了項目的成敗甚鉅。隨著設計中晶體管數目大幅增加，而元件的體積
不斷縮小。寄生參數效應不僅僅影響著整體工作時序，也對整體的電源損耗，可靠性或噪聲產生的極大的影響。
Calibre xRC 的主要功能有
階層式全芯片寄生參數提取
與 Calibre DRC/LVS 結合成為單一驗證及參數提取解決方案
晶體管級及門級之參數提取
可對重要的訊號執行 select net 寄生參數提取流程


FormalPro 形式验证工具
随着百万门的SOC和ASIC设计的复杂度越来越高，设计验证要求处理的速度和容量，复杂度迅速增加，并且要求
具有强大的可调试能力。FormalPro提供比仿真快的多的验证方式。它支持RTL和门级电路，可以在几分钟验证综合，
DFT测试插入，时钟树综合，和ECO变化，而动态仿真则要数小时甚至几天。不需要仿真向量即可使你充分验证设计，
当发现差别时，FormalPro提供强有力的调试手段确定原因，自动对应到相应电路，大幅度缩短调试时间。
主要特点：
比动态仿真快几个数量级，缩短产品上市时间；
高度的覆盖率使您对设计充满信心；
标准的VHDL、Verilog接口适应任何设计；
对门级电路不需要额外的库；
随设计增大所需内存只是线性增加可以验证千万门设计；
不需要重新划分层次即可对整个设计验证；
超强的调试能力，快速诊断设计差别并定位和图形化显示
Mach-TA 快速spice仿真器
Mach TA 加速仿真的引擎, 可以精確地驗證大型數位集成電路設計晶體管級的時序。藉著創新特有的演算法,
Mach TA 可以以優越的速度，準確度，以及超大容量，決定單一系統晶片設計是否滿足詳細的時序規格，即使是最大
且要求甚高的單一系統化晶片，設計工程師還是可以很有效率地藉由Mach-TA完成晶體管級的驗證。

Calibre DESIGNrev 大型 GDSII 文件快速編輯器
使用者可藉由 Calibre DESIGNrev 快速的開啟大型的GDSII文件，與Calibre RVE配合，可迅速的針對目標進行偵錯
與修改。
主要功能有
數分鐘內可迅速開啟 multi-Gigabyte GDSII文件
可直接對於GDSII文件進行修改及編輯
與 Calibre RVE 連結可將 Calibre DRC/LVS 錯誤顯示於版圖上

Calibre Interactive 版圖編輯器即時驗證接口
Calibre Interactive 提供市面上主流版圖編輯器與 Calibre工具本身的接口，使用者可以直接於版圖設計過程中
透過 Calibre Interactive 調用 Calibre DRC/LVS或是寄生參數提取工具(xCalibre)。使得使用者在設計初期即可
使用Calibre作為驗證環境。線上驗證工具與全晶片驗證工具的整合，更可大幅減少公司人力及物力的投資與消耗。

Calibre RVE    Results Viewing Environment
Calibre RVE 提供版圖及電路設計者一個完整無縫的 DRC/LVS圖像式偵錯環境。可與市面上任何一種主流的
版圖編輯器 (Layout Editor) 或是原理圖設計工具進行交互查詢 (Cross Probing) 及高亮 (High Light) 的功能。
其獨特的Spice網表瀏覽器，可使版圖設計工程師直接對於原理圖Spice網表進行偵錯及高亮的工作。

CommLib 模擬電路行為仿真模型庫
CommLib提供超過360種以電子通訊設計為導向的行為級仿真模型庫可與ADVanced MS 或是 Eldo 結合使用，進行
行為級模擬電路仿真。其模型涵蓋從基本的數字電路功能模塊到複雜的電子通訊功能區塊，例如 PLL, ADC,
Modulator …等等。每一個模型皆有調適參數可供使用者做優化設定，以使其行為級仿真結果與實際的電路結果
匹配。CommLib 的行為級模型是採用 VHDL-AMS 及 Verilog-A 設計，因此對於模擬電路區塊的仿真速度會比傳統
Spice 增快百倍。因此在系統級設計當中使用 CommLib 所提供的區塊來代替傳統的 Spice 模擬電路描述，不但
能準確的達到數模混合仿真的驗證結果，同時大幅縮短整體仿真驗證時間，以期達到縮短產品開發週期之最高目的。
IKOS VStation 高性价比硬件仿真器
VStation为In-circuit系统、高度复杂的系统级芯片系统提供了高性能的验证手段。其专利VirtuaLogic综合技术
及VirtualWires技术使得设计得以自动划分和综合到硬件设备上；其独有的TIP技术成功打破了软硬件协同验证的
技术瓶颈；此外，Vstation具有强大的分析和调试功能，提供了类似软件仿真器的调试界面，用户可以基于RTL代码
进行调试。
主要特点：
高性价比In-Circuit硬件仿真器；
内嵌式集成了专利技术的综合和调试工具；
设计容量大，可容纳多达30M门。
提供强大的分析调试功能和高效图形用户界面，可观测所有网表；
提供RTL验证，软件测试，在线仿真和软硬件协同验证的功能。
功能强大的存储器建模功能
任何时候都可以选中设计信号，并将其拖进波形窗口中进行观测，而无须在编译前指定信号探针；
利用TIP接口，提供高性能的协同建模仿真功能；
可以接受任何宽度和任何长度的数据流作为测试激励进行验证；
Seamless CVE 软/硬件协同验证环境
Seamless CVE提供了嵌入式系统及SOC软/硬件协同仿真的解决方案。Seamless CVE将嵌入式软件开发工具和
硬件逻辑仿真器结合起来，使项目开发小组在物理原型（电路板或芯片）生产出来之前，就能够使用同一个系统模型
进行高性能的软/硬件协同验证，使软件/硬件并行开发成为可能，从而及早发现并改正软/硬件接口中的错误，
大大缩短设计周期，减少设计投入。
主要特点：
l使用同一个系统模型进行高性能的软/硬件协同验证，使软件/硬件并行开发成为可能，从而减少硬件原型的设计
反复次数；提供开放式的验证环境，能够集成第三方的软件调试器和硬件仿真器；
提供业界主要的微处理器和控制器仿真模型（100多种），以及常用的DSP仿真模型；支持多CPU设计的软硬件协同仿真；
设计人员能在需要时观测到所有的软/硬件交互细节，加速设备驱动程序和硬件诊断程序的调试；
拥有专利的一致性存储器服务器和动态优化技术能够提供最佳的协同验证性能；
l通过不同的优化技术加速软件代码的执行，提高协同验证的效率；
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Expedition 系列
原理图输入
Design Capture 可作为CAD/CAE 设计的前端输入工具，通过与Mentor 的其它设计工具紧密集成，可完成复杂的
FPGA 和PCB 设计。 设计师利用Design Capture，既可用传统的基于原理图的输入方法，也可以利用先进的图形化
原理图、状态图、流程图、真值表、HDL 文本多重输入方法；
支持设计的层次化和模块化；
与流程工具紧密集成；
参数化选择器件；
提供设计规则验证；
原理图输入及集成管理环境
Design View 为工程师提供了一个独立的设计中心环境，它追踪整个PCB 设计流程中所有数据，同时，不同设计阶段
的设计小组可在同一环境中根据需要转向各个子流程而保持数据相关，设计验证、仿真、FPGA 和PCB 工程师可协同
工作。每一个用户皆有自己的设计根目录以保持相对独立。Design View 包括整套标准的前端设计工具，并将设计
数据直接传给Mentor 相应的后继工具以完成验证和物理设计。选用Part Manager，还可以参数化选择器件以节省
大量的人工耗费。Design View 包括设计规则检查以便在设计早期识别错误并加以消除。FPGA BoardLink 为FPGA
和PCB 设计搭建了一座桥梁，无须手工映射封装引脚，即可自动同步PCB 和FPGA 的引脚定义。Design View 提供了
丰富的数据接口，如HDL 、标准PCB 网表、 EDIF 数据，以便与 CAE//CAD 工具交换数据。Design View 还与
Microsoft 环境兼容，通过剪贴和OLE 方式，用户可充分利用Microsoft 的各种工具。
主要特点：
 DesignCentric 为板级设计，验证，物理设计提供了一个中心；
 多类型、项目驱动的设计将所有的源文件置于一个简单易懂的层次结构中；
 图示化的设计层次显示整个系统；
 设计控制允许用户控制和深入各个设计空间；
 进程相关性驱动相应数据进入后续CAD/CAE 工具中

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