VHDL与Verilog笔记
上一篇 / 下一篇 2008-07-11 21:35:08 / 个人分类：技术专区
在VHDL中，逻辑运算符是 and/or/nand/not/xor/xnor，其操作是按位操作；在Verilog中，按位操作符~/&/|/^/~^与VHDL中上述效果相同；Verilog中逻辑运算符是针对整体的，比如对于一个4位reg型的变量，只要其中一位不为零，则视为逻辑1，a=4'b0010，则!a=4'b0000。
Verilog中and/or/not等属于门级描述，一般不使用。
在VHDL中，移位操作(sll,srl,sla,sralrol,ror)只针对bit_vector进行操作
逻辑移位和算术移位：逻辑左移与算术左移相同，主要区别在于右移时，逻辑右移是左边补0，而算术右移是根据符号位来补。
逻辑移位（不管是左移位还是右移位） 都是空缺处补0
例如： mov ax , 1100_0111_0110_1000B
mov cl , 3
mov ax , 1100_0111_0110_1000B
mov cl , 3
shr ax , cl ; 结果 ax = 0001_1000_1110_1101
算术移位要保证符号位的不改变（左移位补0, 右移位看符号位）
例如： mov ax , 1100_0111_0110_1000B
mov cl , 3
sal ax , cl ; 结果 ax = 0011_1011_0100_0000
mov ax , 1100_0111_0110_1000B
mov cl , 3
sar ax , cl ; 结果 ax = 1111_1000_1110_1101
mov ax , 0100_0111_0110_1000B
mov cl , 3
sar ax , cl ; 结果 ax = 0000_1000_1110_1101
在VHDL中，变量赋值:=，相当于verilog中的阻塞赋值=，立即生效；信号赋值<=，相当于Verilog中的非阻塞赋值语句<=。
例子1：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF3 IS
PORT(CLK,D1:IN STD_LOGIC;
Q1:OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF3 IS
SIGNAL A,B:STD_LOGIC;
BEGIN
PROCESS(CLK) BEGIN
IF CLK’EVENT AND CLK =’1’ THEN
A<=D1;
B<=A;
Q1<=B;
END IF
END PROCESS;
END;
END bhv
注：三个赋值语句(A<=D1; B<=A;Q1<=B;)都必须在遇到END PROCCESS后的δ时刻内执行，A被更新的值是第一个时钟上升沿的D1，B被更新的值是第二个时钟上升沿的A，Q1被更新的值是第三个时钟上升沿的B 。
例子2：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF3 IS
PORT(CLK,D1:IN STD_LOGIC;
Q1:OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF3 IS
BEGIN
PROCES(CLK)
VARIABLE A,B:STD_LOGIC;
BEGIN
IF CLK’EVENT AND CLK=’1’ THEN
A:=D1;
B:=A;
Q1<=B;
END IF;
END PROCESS;
END;
END bhv
注：A、B是变量，担当了D1数据的暂存单元，它们的赋值更新是立即发生的。
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