有段VHDL描述，不是很懂 高手进来指点下 谢谢

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY MULT IS
  GENERIC(N:INTEGER:=8; --ADD的控制位数          -- GENERIC ：类属说明
          M:INTEGER:=3;
          CST_MULT:INTEGER:=4
          );
PORT(I:IN STD_LOGIC_VECTOR(N-1 DOWNTO 0);
     O:OUT STD_LOGIC_VECTOR(N+M-1 DOWNTO 0)
     );
END MULT;
ARCHITECTURE ONE OF MULT IS
CONSTANT OUT_SIZE:INTEGER:=N+M;
BEGIN
O<=CONV_STD_LOGIC_VECTOR(CONV_UNSIGNED(CST_MULT,M)*UNSIGNED(I),OUT_SIZE);
END ONE;


谢谢给解释下这句： O<=CONV_STD_LOGIC_VECTOR(CONV_UNSIGNED(CST_MULT,M)*UNSIGNED(I),OUT_SIZE);

假如I值为1的情况下，赋值后的O是多少，  为什么？？谢谢