请问一个仿真时间的问题

一般都是在modelsim里用 run 1000 等命令来定义仿真时间。  但是我用VHDL编了testbench，直接调用modelsim仿真的时候波形都默认的跑到1 us 处。我想在testbench 里面就定义好仿真时间，免得还要到modelsim里面去调整。请问该怎么操作？我用的是VHDL 语言。好像verilog有这样的语句 stop 什么的。不知道VHDL有没有？？