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一个关于DC有趣的事情

字体: 小 中 大 | 打印 发表于: 2008-11-17 20:11    作者: zealing    来源: EDA中国门户网站

今天用DC综合，RTL如下
module test（a ,b ,c ,  ）；
注意c后面有“，”。结果DC没有报错，netlist 多加一个 “inout PORT47”。
以前还一直以为这样是违反verilog语法的。
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最新回复

  • fuce (2008-11-17 22:14:10)

    这个问题我以前也遇到过，花了好大劲才找到原因。

  • dianyubaobei (2008-11-17 23:18:26)

    长见识了....

  • amin2008 (2008-11-18 00:09:29)

    应该有waring吧

  • lulalu2006 (2008-11-18 00:14:11)

    恩~所以要看看网表

  • TomPaul (2008-11-18 15:11:53)

    哪个版本的dc，2007的？
    2007的好像有些不造成dc对功能误会的写法，modelsim报warning，dc却不管

  • zealing (2008-11-18 17:50:52)

    Version A-2007.12-SP5
    只是多一个inout ，不会造成其他影响。

  • zmn (2008-11-18 20:33:41)

    是的，我也遇到过 ，多了一个莫名其妙的端口，哈哈

  • fuce (2008-11-18 22:16:29)

    QUOTE:

    原帖由 amin2008 于 2008-11-18 00:09 发表
    应该有waring吧
    我记得好像在check_design里会有warning。

  • zhww722 (2008-11-19 16:24:47)

    看来以后要注意了

  • jayh (2008-11-19 21:16:26)

    类似，前天我再一个列表里不小心写了两个同名的端口，综合出来发现网表里多了一个没用的port……

  • nr777 (2008-11-20 00:05:23)

    好，引以为戒~

  • xyy277184317 (2008-11-20 14:17:21)

    确实有趣............

  • xishuai (2008-11-21 22:33:52)

    搞IC的不少啊，有前途！

  • fuce (2008-11-21 22:43:32)

    最近IC不景气了啊！

  • zhixiongdi (2008-11-24 23:38:18)

    inout，看来我以后要注意

  • jya (2008-11-24 23:47:04)

    synopsys的工具真是越来越烂了，

  • commando (2008-11-25 00:33:43)

    嗬嗬，看来还真的多留神

  • whj254657829 (2008-11-30 16:08:52)

    赚点钱

  • whj254657829 (2008-11-30 16:09:52)

    太少了，请原谅

  • amin2008 (2008-11-30 23:13:15)

    就是 应该有waring，功能仿真的时候也应该能找出来
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