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（悬赏100EDA元）一个综合时出现的问题

字体: 小 中 大 | 打印 发表于: 2008-11-28 22:27    作者: gubo1    来源: EDA中国门户网站


SDIO.jpg



如图所示意，虚线左边为芯片内部，DFF3是为了模拟output  delay而假设的寄存器，DFF1为上升沿触发，DFF2/3均为下降沿触发。VCLK也是为了设置output delay而声明的与CLK周期相位均一致的virtual clk。
图中的PAD名为SOUT，为一双向IO，其输出使能端为E，由SCLK信号域产生。
如下设置SOUT接口的output delay：
                                    set_output_delay -max 3 -clock VSCK -clock_fall [get_ports SOUT]

问题是，当我查看路径延迟信息时，居然发现了一条从DFF1的CK端到DFF3的D端的路径,由于DFF1和DFF3的触发边沿不同,中间又有一点组合逻辑，然后就存在了时序违反。我觉得应该是内部寄存器到SOUT的输出使能端E的路径有问题，于是我又加了一条路径约束：set_false_path -from [get_pin DFF1/CK] -to [get_pin SOUT/E]，想不关心这条路径，但是综合后发现这条时序违反路径仍然存在.....这是为什么呢????

谢过了.....帮我解决这个问题者事后奖励100EDA元....
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最新回复

  • zergcaicai (2008-11-28 23:06:35)

    我是菜鸟,说一下我的看法,最基本的一点,时序路径的起点和终点.起点是 port 或者时序器件的时钟端,终点是输出端口或者时序器件的数据端,这路径被设成set_false_path 但是依旧存在是不是因为你的to[get_pin SOUT/E]指向的不是一个合法的终点.

  • zergcaicai (2008-11-28 23:16:30)

    把终点设成输出端口,会不会就没问题.

  • lulalu2006 (2008-11-28 23:31:01)

  • ai520520 (2008-11-28 23:58:58)

    好高的奖哦

  • 陈涛 (2008-11-29 13:17:21)

    QUOTE:

    原帖由 lulalu2006 于 2008-11-28 23:31 发表
    看看http://www.edacn.net/bbs/thread-119751-1-1.html
    交钱吧！全给lulalu2006

  • zergcaicai (2008-11-29 16:13:47)

    原来是这样，基本功太差，还要多看solvenet

  • gubo1 (2008-11-29 17:47:05)

    QUOTE:

    原帖由 zergcaicai 于 2008-11-29 16:13 发表
    原来是这样，基本功太差，还要多看solvenet
    我 惭愧....问题今天早上加班的时候发现了...低级错误一个....ＰＡＤ名字被我写错了....没有详细看ＤＣ报出来的error...　
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