请教高手，fpga的内部时钟可不可以直接从I/O口输出？

最新回复

• 24272809 (2008-8-26 10:58:43)

  期待高人的解决，我也遇到了相似的问题。不知道经过PLL倍频或分频后通过一般的引脚向FPGA外部输出后，时钟偏斜增加的大不大？

• clwyl (2008-8-26 11:22:42)

  可以这么用，xilinx里经过一OBUFG增强驱动，如果是altera中也可以，曾倍频产生时钟送到sdram工作也没问题。

• cjapple (2008-8-26 11:54:07)

  QUOTE:

  原帖由 clwyl 于 2008-8-26 11:22 发表
  可以这么用，xilinx里经过一OBUFG增强驱动，如果是altera中也可以，曾倍频产生时钟送到sdram工作也没问题。

  我用的就是Altera的，想从50M倍频到125M

• hbguo (2008-8-26 13:31:15)

  没有问题的。

• ruiruio4 (2008-8-26 14:41:55)

  顺便问一句，怎么用PLL倍频？我用的是ATERA  1C6芯片，里面有2个PLL，好像芯片上对每一个PLL都有2个端口的。晶振也是50M   的，谢谢！

• cjapple (2008-8-26 15:03:24)

  QUOTE:

  原帖由 ruiruio4 于 2008-8-26 14:41 发表
  顺便问一句，怎么用PLL倍频？我用的是ATERA  1C6芯片，里面有2个PLL，好像芯片上对每一个PLL都有2个端口的。晶振也是50M   的，谢谢！

  我也用这个芯片，用IPcore啊~

• ruiruio4 (2008-8-26 16:36:45)

  是QII的tools->magawizard plug-in manager->ALTPLL 吗 ？这像是LPM哦，IPCORE中有PLL吗？我刚才试了一下tools->magawizard plug-in manager->ALTPLL ，产生的PLL.V文件，例化出问题了。大家用PLL是这样用的吗？

• cjapple (2008-8-26 17:20:41)

  QUOTE:

  原帖由 ruiruio4 于 2008-8-26 16:36 发表
  是QII的tools->magawizard plug-in manager->ALTPLL 吗 ？这像是LPM哦，IPCORE中有PLL吗？我刚才试了一下tools->magawizard plug-in manager->ALTPLL ，产生的PLL.V文件，例化出问题了。大家用PLL是这样用的吗？

  我是这样用的，可以啊

• jayh (2008-8-26 21:15:20)

  QUOTE:

  原帖由 ruiruio4 于 2008-8-26 16:36 发表
  是QII的tools->magawizard plug-in manager->ALTPLL 吗 ？这像是LPM哦，IPCORE中有PLL吗？我刚才试了一下tools->magawizard plug-in manager->ALTPLL ，产生的PLL.V文件，例化出问题了。大家用PLL是这样用的吗？

  IP CORE的例化我也碰到过问题，有的IP可以例化直接用，有的IP就不能，然后我把它转成symbol，用原理图方式在顶层连线才能通过，原因还不清楚

• hllyh (2008-8-26 22:35:03)

  时钟信号可以直接从I/O输出，但是频率比较高的时钟信号最好从PLL专用输出pin输出。

• ruiruio4 (2008-8-27 09:18:15)

  你生成的SYMBOL其实好像不能再利用，只能是看着这个符号图来画自己想要的SCHEMATIC图吧？

• duanzj (2008-8-28 10:24:51)

  可以这样使用的！在xilinx里有专用的obufg原语，可以用于这种方式！建议采用DCM和PLL方式输出，适当设置后，偏移和时钟抖动可以最小化，对你的50MHZ频率时不会有什么影响的，我的200MHZ都没有什么问题的！呵呵

• jayh (2008-8-28 22:12:17)

  QUOTE:

  原帖由 ruiruio4 于 2008-8-27 09:18 发表
  你生成的SYMBOL其实好像不能再利用，只能是看着这个符号图来画自己想要的SCHEMATIC图吧？

  没有明白你的意思了，这个symbol一样的啊，只是换了一种输入方式而已

• xwinter (2008-8-30 00:11:54)

  应该都可以例化的

• zfhlj (2008-8-30 10:20:09)

  没问题，我SRAM和DA还有AD都是FPGA送钟出去的，只是在时序上约束要正确，比如输入tsu，输出tco等，因为一般综合器都认为时钟是走FPGA外的板级时钟。