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SystemVerilog的学习--RTL设计
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下一篇 2008-07-15 15:37:33
/ 个人分类：HDL语言
接触过VHDL，最后还是主要学习了verilog，以前用c语言做过单片机的开发，也用过VC开发环境，总感觉随着EDA工具的发展，硬件设计在这种基于HDL的设计方法上会向软件的方向靠拢，当然不是完全抛弃数字设计的原理，只是用一种更高级，更抽象的方法来描述数字电路。SystemVerilog也已经成为一种标准了，至少有一种好奇很想比较SystemVerilog同verilog的区别，为什么要增加这些新的特点，RTL设计现在为什么需要这种扩展的语言出现。根据软件语言的发展来看，每一种新的语言出现肯定是必然的。呵呵
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