FPGA中三态双向总线的实现（原创）

上一篇 / 下一篇 2007-11-26 16:16:02

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工作中的一点总结，希望对大家有所帮助。

FPGA中三态双向总线的实现.rar
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hjc1108eda 发布于2007-11-27 10:48:32: 个人观点：
三态只能在FPGA的PIN脚上实现，所以三态应该在代码的最顶层。比如现在有信号data_inout，属性是inout
作为输入，定义一个wire data_in = data_inout；这个data_in信号作为输入用，可输入到其他子模块
如果从这个信号输出的话，同样要定义两个信号，data_out和data_out_en，用data_out_en来控制信号data_out的输出
assign data_inout = (data_out_en == 1) ? data_out : 1'bz ;
如果是自模块需要用到三态输出，一定要引到顶层输出！
理解不对的还请大家指教！

yaya123456发布于2007-11-27 11:25:10: QUOTE:
原帖由 hjc1108eda 于 2007-11-27 10:48 发表
个人观点：
三态只能在FPGA的PIN脚上实现，所以三态应该在代码的最顶层。比如现在有信号data_inout，属性是inout
作为输入，定义一个wire data_in = data_inout；这个data_in信号作为输入用，可输入到其他子模块
...
我怎么觉得你的理解和我的差不多，楼主给的图没有表达清楚？
三态只能用在管脚上，模块内部设计时应该要拆成 IN，OUT，EN 。

   DataIn --------------------<|-------------
                                                         |----------------------------DATA
  DataOut  --------------------|>------------|
                        Dataen---- |

danber发布于2007-11-27 16:44:48: 确实
我做下来也是这样的，而且这里边特别要注意pullup的运用。三态输出往往在端口上要接上拉电阻，为了外围电路设计简单我曾试图利用FPGA PAD上的pullup来实现这个功能。但实测下来发现由于FPGA内部驱动能力较弱，当三态输出0以后再断开输出buffer接高阻后，PAD上的电平并不能及时回到高电平状态，导致逻辑功能错误。userguide中相应的说明如下，希望我的教训对于其他使用者有帮助：
Xilinx recommends that these internal termination circuits (weak pull-ups, weak pulldowns
and weak keepers) not be used to hold a logic level for a 3-stated signal. It is highly
likely that coupled noise from a PCB trace would swamp out the effect of these termination
circuits. The intended application of the internal termination circuits is to hold logic values
for unconnected pins to prevent spurious switching and consequent power loss. Internal
termination circuits are not intended to drive board-level traces to a defined logic level.

lxm650 发布于2007-11-27 17:00:05: 哦，我用的Altera器件
我用Altera Cyclone器件，用的内部上拉电阻没发现问题。资料上说内部上拉电阻典型值25K。不过有条件的话还是建议用外部上拉电阻。

vfdff 发布于2007-11-27 18:10:22: 回复 5# 的帖子
三态只能用在管脚上,这个是因为很多器件没有提供内部的三台。
但是xinlinx公司有产品，内部可以用三态