verilog中@（）语句的探索与讨论

上一篇 / 下一篇  2007-08-17 21:46:06

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在电路的设计中实时遇到这种情况 @（），我们通常遇到的是always @（）这种情况，为此我写了个测试代码，以讨论
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module a(clock,a,b,c);EDA中国门户网站'X+lS(x`5XG1w
input a,b,clock;
9e2IL'SV R$JzWd202711 output c;
V\ KH!n h&O202711 reg tmp;EDA中国门户网站hu^t0Y h^(M
always @(posedge clock)  
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  @(posedge a or posedge b)  //注意这儿EDA中国门户网站'z u(rW2v#w
  tmp=a+b;EDA中国门户网站Ry[o`GA:_
end
(r2V)G)F)f{w{eg202711 assign c=tmp;
JC!TJf5\7f0@202711 endmodule  
!u5Cuo+q8n202711 EDA中国门户网站K|9W I1I@$^
在quartus下综合可综合EDA中国门户网站;m+G aX&vj|+L
EDA中国门户网站 _1yn/i'OQ'wr
综合出来的的电路图与波形如下所示EDA中国门户网站,u rC MD(j At
EDA中国门户网站,yQ5H;ien!a*^%K
你看懂其中的意思了没？EDA中国门户网站+na ?S!w\^$v5R:R:I
EDA中国门户网站LQ)u L ~R#HY6\
[ 本帖最后由 reader7510 于 2007-8-22 13:38 编辑 ]
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bingling发布于2007-08-18 17:10:34
还真有点意思
zhouhuaguo发布于2007-08-19 01:53:14
看不明白EDA中国门户网站z)Y3guI/WL~M
,请高手指点
demonsolar的个人空间 demonsolar 发布于2007-08-19 22:09:51
其实就是一个简单的加法器，只是输出是在时钟的控制下而已，
U.@g^9Z
MEDA中国门户网站@（） 是指满足括号中的内容的条件下只执行一次
_"N`wSln而前面加一个always 是指只要条件满足就一直执行
nico0811发布于2007-08-20 11:42:41
这还可以综合？？不可思议，没用过，最起码不是好的代码风格
tolrave发布于2007-08-20 17:52:56
kan bu dao
tolrave发布于2007-08-20 17:54:10
其实就是一个简单的加法器，只是输出是在时钟的控制下而已，www.edacn.net        bX+ZB        D%Lh
@（） 是指满足括号中的内容的条件下只执行一次最专业的FPGA/IC设计论坛dIKV[{VuM
而前面加一个always 是指只要条件满足就一直执行
reader7510的个人空间 reader7510 发布于2007-08-21 13:19:54
回复 #4 demonsolar 的帖子
你说的很正确，我就是在知道@（）什么意思的前提下，看看究竟在电路中能不能实现。这种设计不知在电路中是否常用到。一般在什么情况下用它。
D
e:L
hr最专业的FPGA/IC设计论坛谢谢！
allendragoon发布于2007-08-21 21:42:20
比较奇怪
看了时序仿真图，感觉太奇怪了。时钟似乎不应在值变化时翻转。
~#\
p'L L9lwww.edacn.net难道没有建立时间与保持时间吗?
fishman_yu发布于2007-09-20 01:32:30
有意思,学习
chance_mouse发布于2007-09-22 11:30:05
以前没有见过这样写的，有何妙用呀？？？
reader7510的个人空间 reader7510 发布于2007-09-22 14:39:43
在好多的仿真文件中可能会见到这样的，在设计的可综合的文件中，截至现在我没有见过
Yvd%Rimwww.edacn.net一下是一个双端口RAM的测试，来自Actel的官方文件中
N@Zus6K"F(BFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board`timescale 1 ns/100 ps为您提供逻辑设计资料，IC设计资料，每天我们的精英团队都在提供更多的设计文章S.EJ m&|^F
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lX8AIM}&AR J为您提供逻辑设计资料，IC设计资料，每天我们的精英团队都在提供更多的设计文章reg Clock, WE, RE,rst;  //addition rst为您提供逻辑设计资料，IC设计资料，每天我们的精英团队都在提供更多的设计文章"t_$u,A&y\+f1oD0];i|RH
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data_in[1]=8'h01; data_out[1]=8'hxx;
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data_in[3]=8'h04; data_out[3]=8'hxx;www.edacn.netY}u ]o p _F
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data_in[6]=8'h20; data_out[6]=8'hxx;#R#CyO(XWz6I
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data_in[8]=8'h80; data_out[8]=8'hxx;
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data_in[10]=8'h08; data_out[10]=8'h02;
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if ( Q !== data_out )FPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,boardG\$w2rKYc2}
beginFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,boardH-E        qaeL
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numerrors);
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"1 ERROR! End of Faulty Simulation.");最专业的FPGA/IC设计论坛Fz#v7hJzp.cU@:f|
#1000 $finish; // after 100 ns laterwww.edacn.netn9m4{z:s8Pk#z7zN
end
A5?:Y7@u6aendmodule
seanzhang发布于2007-09-23 12:18:01
@(posedge a or posedge b)
NO的个人空间 NO 发布于2007-09-24 14:13:58
你试着把你那行注释掉在仿真和综合最专业的FPGA/IC设计论坛rFIT tZ        q%yB
你会发现什么呢FPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board%Y$w/k-FN's!R-I
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强烈不推荐在电路设计代码上创新
"xt9@o(GEDA中国门户网站hdl是硬件描述语言而不是硬件设计语言
我来说两句

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