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发表于: 2008-10-06
请问什么叫做多周期路径啊？ ...全文
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发表于: 2008-10-06
看dc帮助中set_max_fanout适用的只有port和design。请问如果想约束一个cell它的最大扇出有办法么？
具体点说就是综合过程中，想将1‘b0和1'b1综合成hi和lo，但工具综合 ...全文
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发表于: 2008-10-06
来自于新思ic compiler 的安装说明 ...全文
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发表于: 2008-10-06
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如题
谢谢！ ...全文
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发表于: 2008-10-02
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我写了一个将USB控制器的数据读写到内部ram的模块，行为仿真是对的，烧到开发板上去试也没有问题，就是门级仿真通不过，不知道什么原因，以下是我写的一段代码，inclk为 ...全文
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发表于: 2008-10-02
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如题，最近安装了hege ...全文
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发表于: 2008-10-02
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碰到了一个DC的bug，实际上没有vio，计算的时候产生了vio，但是design是lantch based，所以还有很大的timing borrow的空间，请问怎么处理，放到encounter里面还是同样的 ...全文
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发表于: 2008-09-30
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如果在设计中时钟既有上升沿又有下降沿（不在同一个模块中）对设计有什么影响？此时的时钟如何约束？如果对于长度只有一个时钟周期长度的信号，我想让他延后半个周期，如 ...全文
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发表于: 2008-09-29
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setup reltaionship= latch edge -launch edge
他们代表什么。没怎么弄清楚，期望高手解释下，谢谢！ ...全文
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发表于: 2008-09-28
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pt中set_disab;le_timing与set_false_path有什么区别呢?
感觉很相似,还请大家指教:) ...全文
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发表于: 2008-09-28
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1. 下图中的电路在DFT测试时，是否会有潜在的问题，如有，如何改进？
图见附件
2. 修改下图中的电路，是其功耗最小，同时保持功能不变。
图见附件
3. RF ...全文
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发表于: 2008-09-28
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向各位大侠请教一下：信号量的驱动能力有多大啊？
例如我定义了一个signal，那么最多有多少个diff可以同时用它？
若驱动不够，一般要从哪方面进行解决？
与fanout有多 ...全文
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发表于: 2008-09-28
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在ASIC如何对rom出使化直呢? ...全文
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发表于: 2008-09-28
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欢迎大家加入数字ASIC交流群：30575087
大家共同进步～！ ...全文
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发表于: 2008-09-27
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create_clock -period 300000 -name Clk1
这样能得到Clk1这跟信号不？不行如何写~
create_clock -period 300000 -name
这样是不行的 ...全文
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发表于: 2008-09-27
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Embedded EEPROM 我在晶圆厂里看到有这样的IP 我想问一下 这个IP 可以用于ASIC吗？就是我买下来放到我的电路里用可以吗
还有via rom 和diffusion rom有什么区别呢 ...全文
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发表于: 2008-09-27
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如题
谢谢 ...全文
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发表于: 2008-09-27
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管理员安装的******, 使用lmstat发现******链接在/usr/tmp目录下，但是过去找 找不到，现在我已经******获得root用户权限，请问如何才能将******文件给找出来？ ...全文
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发表于: 2008-09-26
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IC设计的一个很好的入门指导 ...全文
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发表于: 2008-09-26
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请问一下,如何获得synopsys site ID啊? 就是上SNUG去下paper需要的ID...我们公司是正版的synopsys软件... ...全文
