万事贵在坚持
· Fluent in oral & written English.
一个非常不错的FPGA起步网站:www.fpga4fun.com
- [日志] 亚稳态及多时钟域异步信号的参考解决 2008-04-26
- [日志] 时序是设计出来的 2008-04-22
- [日志] 锁存器 透明锁存器 触发器 2008-04-15
- [日志] 小议数字电路中的建立时间与保持时间 2008-04-11
- [日志] verilog 写 if 没有 else会出现什么情况? 2008-04-06
- [日志] 一种判别跳变沿的方法 2008-04-06
- [日志] 关于《Verilog HDL数字系统设计》的练习题3 2008-04-06
- [日志] 关于《Verilog HDL数字系统设计》的练习题2 2008-04-06
- [日志] 关于《Verilog HDL数字系统设计》的练习题1 2008-04-06
- [日志] ISE较详细的设计流程 2008-04-06
- [日志] Language Template中的一个四位计数器模块 2008-04-06
- [日志] ISE设计流程 2008-04-06
- [日志] 安装ISE 7.1i及sp4补丁 2008-03-29
- [日志] ISE的超级BUG,害人不浅 2008-03-29
- [日志] 开篇 2008-03-29
- [日志] 计数器跑飞现象 2008-03-25
- [日志] 一个非常不错的FPGA起步网站 2008-03-21

