【求助】如何约束 FPGA输出信号的相位关系??

字体: 小中大 | 打印发表于: 2008-8-24 12:05 作者: songchao01 来源: EDA中国门户网站

我想让FPGA输出的两个信号之间有固定的相位关系，比如说输出一个时钟和一个数据。我希望在接收方利用该时钟的上升沿采样数据正中。如何实现？？可以添加什么约束么？？

songchao01 (2008-8-26 09:25:02)

怎么没人解答啊，自己顶起~！
yadog (2008-8-26 10:09:37)

ms没听说过
多高速率啊？低的可以自己用时序做下，高了恐怕不行了

并且速率高了后你也比较难保证到了手段两者的延迟还是一样的
songchao01 (2008-8-26 23:38:48)

谢谢yadog的回复！！
时钟速率是50MHz，不知道是属于高频还是低频？惭愧
如何用时序做呢？
我还以为这会是一个比较普遍的问题呢，因为用FPGA控制其它的芯片是挺常规的应用呢
cjapple (2008-8-27 09:07:55)

50M不算高频吧，你用的什么芯片啊？
songchao01 (2008-8-27 17:58:46)

stratix 2
EP2S30F672C
貌似是相对高端的片子了
songchao01 (2008-8-27 17:59:25)

问一下，区分高频与低频有什么标准么？？
windmark (2008-9-02 22:50:32)

打出数据的时钟反相
然后作为数据时钟给出
一般不会出问题，50M又不高
大不了加个clock to pad 约束
满足后端的建立保持时间就行了啊

另外，我觉得处理好和后端之间的传输线
保持信号完整性要有意义的多
xnqq2 (2008-9-03 01:02:34)

加约束就行了，频率又不高

【求助】如何约束 FPGA输出信号 的 相位关系??