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请教一个时钟双沿问题

字体: 小 中 大 | 打印 发表于: 2008-9-30 19:10    作者: amin2008    来源: EDA中国门户网站

如果在设计中时钟既有上升沿又有下降沿（不在同一个模块中）对设计有什么影响？此时的时钟如何约束？如果对于长度只有一个时钟周期长度的信号，我想让他延后半个周期，如果不用下降沿打触发器，还有其他的方法么

[ 本帖最后由 amin2008 于 2008-9-30 20:23 编辑 ]
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  • 陈涛 (2008-10-01 14:32:49)

    时钟约束没有什么特别的,就是要注意上升沿和下降沿之间数据交换只有半个周期

  • cumtzq (2008-10-01 16:59:15)

    在FPGA设计中最好使用上升沿，不要2个边沿都用，你可以将时钟频率提高2倍，之前本论坛有单独讨论本专题的文章，你可以看看。

  • amin2008 (2008-10-01 17:18:43)

    谢谢各位大牛的解答，我主要是想让一个一周期长的信号延迟半个周期。in和clk同步，相位差只是译码器的输出延时。我想得到out所以只想到用下降沿采一下，这样做对时钟树以及后续的布局布线，时序分析有影响么？（如图所示）
    还有个问题，建立和保持时间是对clk和输入端来说的，那么对于使能信号有要求么？假如对带使能的触发器来说，如果数据相对clk的保持和建立时间均满足，但是使能信号不满足保持时间那么数据能稳定打入寄存器么？假如图中的in作为使能信号，out作为数据输入。

    [ 本帖最后由 amin2008 于 2008-10-1 17:26 编辑 ]


    绘图1.jpg

  • 陈涛 (2008-10-02 09:07:18)

    如果只是象你描述的那样,后端应该没有什么问题, 请他们注意两个FF的距离不要太远就好了
    只要是与CK同步, 使能信号也有建立和保持时间的要求,没有特殊理由的话,一定要满足要求

  • amin2008 (2008-10-02 10:20:41)

    受教了，谢谢老大。

  • hansonzhao (2008-10-08 10:32:31)

    首先，我不明白楼主要延后半个周期的目的是什么，如果是因为建立时间不过而延迟，那楼主的想法就错了，因为数据还是一个周期
    延后半个周期用于动态电路或者DDR等特殊电路中，一般可以使用latch来实现

  • huhoo (2008-10-08 11:09:23)

    如果不想用下降沿，可以将时钟相位移动180，用clk180的上升沿打信号就能延后半个周期。clk180时钟可以用DCM实现。

  • yall0000 (2008-10-08 12:43:48)

    嗯，确实是这样
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