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写状态机时将敏感表后描述的默认状态设计为不定态X的好处

上一篇 / 下一篇  2008-04-15 22:33:12

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第一个好处是在仿真时可以很好地考察所设计的FSM的完备性，如果所设计的FSM不完备，则会进入任意状态，仿真时很容易发现；
第二个好处是综合器对不定态X的处理是“Don't Care”,即任何没有定义的状态寄存器向量都会被忽略。
请参照《设计与验证 Verilog HDL》作者：吴继华，王诚 出版社： 人民邮电出版社

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chanel882116的个人空间 引用 删除 chanel882116   /   2008-04-24 17:42:53
不错,在别的书中也有提到
 

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