请问在VHDL中如何force一个信号呢？

字体: 小中大 | 打印发表于: 2008-8-21 15:47 作者: yinfun 来源: EDA中国门户网站

我要在VHDL给一个信号force一个值，再在适当的时候release掉，应该怎么样操作呢？

语法是怎样的？

谢谢！