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求助 几道笔试题

字体: 小 中 大 | 打印 发表于: 2008-9-28 16:26    作者: hello789    来源: EDA中国门户网站

[size=10.5pt] 1. 下图中的电路在DFT测试时，是否会有潜在的问题，如有，如何改进？
[size=10.5pt]
[size=10.5pt] 图见附件
[size=10.5pt]
[size=10.5pt]2. 修改下图中的电路，是其功耗最小，同时保持功能不变。
[size=10.5pt] 图见附件
[size=10.5pt]
[size=10.5pt]3. RF1、RF2为触发器、C1、C2为组合逻辑模块，S1、S2分别为RF1、RF2时钟端与时钟源的Skew，C1、C2的延迟分别为D1、D2
[size=10.5pt](1) 图中没有保持时间违例的条件是什么?(只需写出表达式)
[size=10.5pt](2) 在现有的Skew条件下，写出电路正常工作的时钟周期的条件（只需写出表达式）
[size=10.5pt]
[size=10.5pt]图见附件
[size=10.5pt]
[size=10.5pt]
[size=10.5pt]

题目的图片.rar
(2008-09-28 16:26:42, Size: 155 KB, Downloads: 104)


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最新回复

  • hello789 (2008-9-28 16:34:23)

    有哪位知道如何把图片直接插入正文中的，这样有附件不方面啊！

  • reset_n (2008-9-28 16:59:11)

    哈哈,最近很流行笔试题嘛, 再次打广告,求职拉,朋友的朋友给推荐下哈

    问题1,会有潜在问题,属于tristate问题,可能导致 竞争, 改进: TEST_mode的时候一个有效一个抑制既可

    问题2 就是把Mux换成clock-gating

    问题3 [1] Tcq + C1 - (S2-S1) > Thold  
                     Tcq + C2 + (S2-S1) > Thold
               [2] Tclk +  (S2-S1) > tcq + C1
                     Tclk  - (S2 - S1) > Tcq + C2

  • hello789 (2008-9-28 21:08:21)

    谢谢楼上的朋友！！

  • jhm_seu (2008-9-28 21:11:40)

    先上传图片(JPG格式），再在需要的位置插入。

    QUOTE:

    原帖由 hello789 于 2008-9-28 16:34 发表
    有哪位知道如何把图片直接插入正文中的，这样有附件不方面啊！

  • jaye1983 (2008-10-02 20:12:15)

    EDA元太少，看问题都困难你呢

  • zy1985 (2008-10-06 17:06:13)

    直接上传jpg的图片就能看见了，顶贴赚钱，呵呵

  • zy1985 (2008-10-06 17:14:49)

    还是不够啊，看不了你的图片，郁闷

  • xiaogouggg (2008-10-07 10:53:05)

    3楼的同学回答得很好 佩服佩服！

  • S.Gerrard (2008-10-08 11:06:36)

    呵呵 楼主以后还是不用发附件了啊
    3楼很强大

  • sarahwang (2008-10-08 12:51:58)

    让笔试题来得更猛烈一些吧！！

  • godspeed1024 (2008-10-08 15:50:34)

    QUOTE:

    原帖由 reset_n 于 2008-9-28 16:59 发表
    哈哈,最近很流行笔试题嘛, 再次打广告,求职拉,朋友的朋友给推荐下哈

    问题1,会有潜在问题,属于tristate问题,可能导致 竞争, 改进: TEST_mode的时候一个有效一个抑制既可

    问题2 就是把Mux换成clock-gating

    ...
    第二题的clock-gating是指的把CLK和EN相与作为触发器的时钟信号吗？可是这样与原先的电路功能并不完全相等啊，因为数据的改变并不一定发生在CLK的边沿之后

  • godspeed1024 (2008-10-08 16:08:44)

    QUOTE:

    原帖由 reset_n 于 2008-9-28 16:59 发表
    哈哈,最近很流行笔试题嘛, 再次打广告,求职拉,朋友的朋友给推荐下哈

    问题1,会有潜在问题,属于tristate问题,可能导致 竞争, 改进: TEST_mode的时候一个有效一个抑制既可

    问题2 就是把Mux换成clock-gating

    ...
    第三题的答案为什么没有考虑建立时间只考虑了保持时间？


    -----------------------------------------------------
    不好意思，题目没看仔细

  • zealing (2008-11-12 12:55:54)

    再灌再灌再灌

  • HZJoshua (2008-11-12 13:43:02)

    QUOTE:

    原帖由 godspeed1024 于 2008-10-8 15:50 发表


    第二题的clock-gating是指的把CLK和EN相与作为触发器的时钟信号吗？可是这样与原先的电路功能并不完全相等啊，因为数据的改变并不一定发生在CLK的边沿之后
    加个latch就没问题了。


    未命名.JPG

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