请问一下Verilog中always@(*)是什么意思？

最新回复

• cryinrain_cug (2008-8-06 12:24:44)

  是右边的吧.

• bonita.h (2008-8-06 13:04:29)

  QUOTE:

  原帖由 cryinrain_cug 于 2008-8-6 12:24 发表
  是右边的吧.

  哦，对，我写错了

• 店小二 (2008-8-06 14:23:49)

  这是verilog-2001出现的新语法，其含义就是添加进入所有敏感变量。
  always @(*)或者always @*都行
  这样写的好处是如果敏感变量过多容易漏写出现仿真和综合的结果不一致，但如果这样写就不会漏写了

• hagelee (2008-8-06 15:55:18)

  学习了。。谢谢！

• bonita.h (2008-8-06 19:37:48)

  QUOTE:

  原帖由 店小二 于 2008-8-6 14:23 发表
  这是verilog-2001出现的新语法，其含义就是添加进入所有敏感变量。
  always @(*)或者always @*都行
  这样写的好处是如果敏感变量过多容易漏写出现仿真和综合的结果不一致，但如果这样写就不会漏写了

  呵呵,感谢感谢!!!

• shanchao (2008-8-07 16:06:50)

  呵呵,感谢感谢!!!

• kka (2008-8-11 20:50:29)

  對呀..
  這是2001版本的語法..
  很方便說..

• lightzhou (2008-8-13 00:38:57)

  明白了
  3Q

• haneaton (2008-8-13 10:00:18)

  学习学习了

• haneaton (2008-8-13 10:00:56)

  学习学习了

• S.Gerrard (2008-8-13 11:07:30)

  以前还不知道这个写法的说
  长见识了

• ighost (2008-8-13 19:14:56)

  恩，学习了。。。
  没见过

• zfhlj (2008-8-13 20:34:09)

  学习了，谢谢

• mafan88 (2008-8-14 20:59:04)

  说的好。。。。。

• clwyl (2008-8-14 21:03:58)

  这种写法是不仅可用来仿真还可以综合的哦，不信你可以试验一下。

• lflin (2008-8-15 17:20:36)

  可以参考一下，新的system verilog中还有always_comb，always_ff等；

• ben.hsueh (2008-8-16 10:07:06)

  謝謝分享~~~~

• leysion (2008-8-16 11:17:33)

  QUOTE:

  原帖由 店小二 于 2008-8-6 14:23 发表
  这是verilog-2001出现的新语法，其含义就是添加进入所有敏感变量。
  always @(*)或者always @*都行
  这样写的好处是如果敏感变量过多容易漏写出现仿真和综合的结果不一致，但如果这样写就不会漏写了

  学习一下，但是这个触发方式呢？？