最简单的占空比为1：1的三分频电路

上一篇 / 下一篇 2006-09-19 13:38:14 / 天气: 晴朗 / 心情: 高兴 / 个人分类：RTL Design

占空比1：1的3分频有用计数器和状态机的，本来我也爱用状态机的，后来得到一位台湾工程师的指点，于是才知道下面的3分频

module div_3(clk,clkout);
input clk;
output clkout;
reg    q1,q2,d,clkout;

always @(posedge clk)
if(!d)
    q1=1'b1;
  else
     q1=~q1;

always @(negedge clk)
if(!d)
     q2=1'b1;
else
     q2=~q2;

always @(q1 or q2)
d=q1&q2 ;

always @(posedge d)
clkout=~clkout;

endmodule

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引用删除狼行 / 2008-09-24 12:58:56: 评 -5 分

引用删除 subutai / 2006-09-21 16:31:58: d的初值可以在initial实现吧
clockout用reg声明过了
clkout=~clkout;是可以实现的
至少在quartus ii 仿真通过没有问题

引用删除 wjccentury / 2006-09-21 07:45:27: 我用VCS仿真了一下，确实跟你说得一样。不过，最初我是在做FPGA时用quartus仿真的，结果也正确。我今天下班后再研究一下。

引用删除嗨 / 2006-09-20 17:01:54: 这个可以吗？ d 的初值怎么来？我用vcs仿真发现clkout输出的是XX，不定值。
always @(posedge d)
clkout=~clkout;
这个不对的，可能你写错了。clkout是输出信号不可以这样赋值的，要定义一个中间reg变量。

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