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verilog高手请进

字体: 小 中 大 | 打印 发表于: 2008-9-28 17:41    作者: 流氓羊    来源: EDA中国门户网站

我参考别人一个参考程序的时候，碰到了几个十分奇怪的语法，翻编了书也找不到，本来还觉得自己verilog还可以，现在受打击死了，麻烦哪位帮忙看一下，小弟拜谢！

assign tirq = ~|tcnt & rfwe;

  wire ena = ~|clkcnt;

if(spe & (|clkcnt & |state))  起初还以为是笔误或者什么，但是发现源程序里面很多，实在不明白也找不到哪里有解释。
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最新回复

  • hover_edacn (2008-9-28 18:11:24)

    |tcnt：按位取或。
    tcnt=4'b0010，|tcnt=tcnt[3]|tcnt[2]|tcnt[1]|tcnt[0] = 1'b1
    ~|tcnt按位取或在取反，~|tcnt = 1'b0

  • nic_zy (2008-9-28 20:57:09)

    ******

  • linch8247 (2008-10-04 02:22:26)

    & A 或| A, 按位与或的操作很常见啊

  • smallred (2008-10-04 07:30:45)

    这个跟c语言不一样

  • lijiangpeng (2008-10-04 10:50:41)

    推荐 《Verilog HDL 硬件描述语言》J.Bhasker著，里面几乎涵盖了所有verilog的语法问题

  • 流氓羊 (2008-10-06 16:42:16)

    由心谢谢解答，
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