初学MODELSIM仿真和VERILOG语言,还是一笔糊涂帐,但我想尽快得到仿真结果,所以来请求各位~~~
帮我写个TESTBENCH好么??输入为时钟信号clk和已知串行输入lfsr_count码?
如果不能写,给我点思路好么?
module nd02(a1,a2,zn);
input a1,a2;
output zn;
xor (zn,a1,a2);
endmodule
[ 本帖最后由 heheangel 于 2008-10-11 09:29 编辑 ]
字体: 小 中 大 | 打印 发表于: 2008-10-09 21:43 作者: heheangel 来源: EDA中国门户网站
最新回复
icfb06 (2008-10-15 21:12:58)
wire a1,a2,zn;
nd02a nd02(a1,a2,zn);
always #5 a1=~a1;
initial
begin
a1=0;a2=0;
/*
已知串行输入lfsr_count码
*/
#10 a2=1'b1;
#15 a2=1'b0;
#5 a2=1'b1;
end
qingmian (2008-10-16 01:04:51)