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求教Quartus仿真后验证

字体: 小 中 大 | 打印 发表于: 2008-8-22 19:57    作者: tangsz    来源: EDA中国门户网站

我近期刚刚实现了一个系统，用verilog hdl，基于QuartusII，已经通过了时序仿真（无警告），现在我想把QuartusII的仿真结果采集，并与matlab的仿真结果进行对比，应该怎么处理啊？向各位高手求教了
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最新回复

  • wangguang924 (2008-8-22 21:59:45)

    只能用内部的逻辑分析仪采集数据，并保存下来比较了，但只有FPGA才能使用内部分析仪

  • evador_afren (2008-8-23 15:44:57)

    将Quartus II仿真结果存成vec文件，自己在matlab中编写一个简单的读文件数据。
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