用Systemverilog编写VMM框架

　　真高兴我的博客开张了。近期的内容是《用Systemverilog编写VMM框架》系列。

　　 对！讲的是用Systemverilog编写VMM框架，以后将讲述用VMM写证实程序。内容当然是原创喔。如果你在哪里看过，无论是在哪里，请尽快说出来呀。

　　本系列讲座的目的是普及VMM和OVM等证实方法学。

　　讲座将编写以下VMM类：vmm_log、vmm_data、vmm_notify、vmm_xactor、vmm_channel、vmm_env、vmm_atomic_gen、vmm_scenario_gen、vmm_xactor_callbacks等类。    最后还是声明，这里练习编写的VMM框架不是Synopsys的VMM，前者只是供大家学习后者时练习用的小程序，不是也不可以用于其它任何用途！
　　所有程序可在ModelSim XE 6.3c上运行。

　　请提出你的意见和建议。