内附一些ASIC笔试题，求解

最新回复

• almer (2008-9-05 11:49:08)

  这是哪的笔试题 怎么这么难······

• skywolftf (2008-9-05 17:25:46)

  呵呵！！！

• woshishengang (2008-9-05 20:15:17)

  怎么没有人来解答啊~~  大大~们！！！
  
  这时2008 一个大公司的春季  ASIC面试题，我选出来的

• woshishengang (2008-9-05 20:16:49)

  AMD  2008   ASIC Design
  
  Part I
  1、用cmos搭Z=!( (A&B)| C | D )
  2、 To implement any combinational logic, what is the minimum set of logic gate? Why there are so many types of standard cells in the library?
  3、What is Register file, one port embedded RAM, two port embedded RAM?
  4、Explain how current STA tools calculate the delay using .lib (including cell delay and wire delay)
  5、Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to grey code?
  6、Show the IEEE754 binary representation for the floating-point number (10.5)10 in single precision.
  7、A,B,C为8bit integer，Z=A*B，Z=A*B+C，比较这两个设计的delay difference，in unit of gate（如：the difference is 4 Full Adder + 1 MUXs）
  8、怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？
  9、Suppose we have a pipeline which will process the data in 3 cycles. Sometimes the source may have no data to send out, and sometimes the sink may not be able to receive data. Define the interface signals first, and then design the internal control logic. We must keep the throughput 1 data/cycle, and if there are any possibilities the source shall always be able to send out its data.)
  10、设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。
  00001000       0100
  00100010       0010
  10001000       0000
  可以parameterize你的设计吗？其hardware是什么样子的？
  11、Design a round-robin arbiter（轮换仲裁） that can accept 8 requests and give grant signals in one cycle.
  12、Setup/Hold time，计算电路最大最小延迟
  
  Part II
  关于视频的4道题，基础概念
  video/image compression 的原理，过程？
  H.264 encoding 框图
  
  Part III
  几道C、perl编程

• changqingteng (2008-9-22 12:30:35)

  靠，太难了，帮顶了希望大牛来解答，偶也学习一下嘿嘿

• neptune1983 (2008-9-26 15:36:33)

  10、设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。
  00001000       0100
  00100010       0010
  10001000       0000
  将输入的八个数据寄存，然后取反后相与，有一定优先级的判别译码

• neptune1983 (2008-9-26 15:42:32)

  Suppose we have a pipeline which will process the data in 3 cycles. Sometimes the source may have no data to send out, and sometimes the sink may not be able to receive data. Define the interface signals first, and then design the internal control logic. We must keep the throughput 1 data/cycle, and if there are any possibilities the source shall always be able to send out its data.)
  1.分析系统，看是需要用FIFO合适还是用并行结构，或者两者并用合适，主要考虑的是资源问题。
  2.作接口和时序

• neptune1983 (2008-9-26 15:43:59)

  8、怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？
  这个已经讨论过，MULTI-BIT 最好还是用FIFO

• hover_edacn (2008-9-26 15:57:37)

  10）这个要分组判断，否则的话延迟很大。比如分成2组，每组4bit输入，2-bit输出。

• S.Gerrard (2008-10-08 17:21:30)

  有好几道都不会做的
  期待大牛来解答啊

• smallred (2008-10-08 18:21:23)

  取反相与 好像不可以

• smallred (2008-10-08 18:23:09)

  10）使用计数器和比较器

• arccosx (2008-10-08 18:28:20)

  这个确实比较难，大家讨论讨论？

• CyanDragon (2008-10-08 19:15:10)

  10、设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。
  00001000       0100
  00100010       0010
  10001000       0000
  可以parameterize你的设计吗？其hardware是什么样子的？
  1???_????      0000
  01??_????      0001
  001?_????      0010
  0001_????      0011
  0000_1???      0100
  0000_01??      0101
  0000_001?      0110
  0000_0001      0111
  0000_0000      1000

• CyanDragon (2008-10-08 19:24:22)

  输入数据位数: DATAIN_BIT_NUM
  输出数据位数: DATAOUT_WIDTH = log2(DATAIN_BIT_NUM)向上取整
  LEADING_ZEROS_NUM从0到DATAIN_BIT_NUM循环
  {LEADING_ZEROS_NUM{1'b0},(DATAIN_BIT_NUM-LEADING_ZEROS_NUM){1'b?}}   --->  LEADING_ZEROS_NUM  (位宽为DATAOUT_WIDTH )

• woshishengang (2008-10-09 20:53:11)

  大大们都牛啊。。。
  现在来分析分析你们的结果

• arccosx (2008-10-09 23:01:05)

  第10题应该可以当作一个优先级编码器，在那个王什么（中间那个字不会拼）银编的《数字电路逻辑设计》第110页有一个极其类似的例子。关键就是看我们怎么实现这个优先级编码器。

• samkid (2008-10-10 00:26:41)

  顶。。。。。。。。。。。。。。

• samkid (2008-10-10 00:29:09)

  顶。。。。。。。。。。。。

• godspeed1024 (2008-10-10 11:05:41)

  3,4,7,11都不会，望大牛解惑