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ISE布线时避免优化buf的方法

上一篇 / 下一篇 2008-08-01 00:46:15 / 个人分类：技术摘要

请在文本框输入文ISE布线时避免优化buf的方法：
在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本)：
wire bufin /* synthesis syn_keep=1 xc_props="X" */;
具体解释：
1、syn_keep=1就是保留这个信号线，是它成为一个instance（synplify的），然后就可以对它添加XILINX的约束属性；
2、xc_props=“”是synplify为XILINX保留留的约束属性，可以透传到ISE的实现中去，从而约束实现过程。
3、“X”属性是在MAP时识别的KEEP属性，如果用XST综合就只需要在信号线的两端加上X属性就可以透传到MAP中去。但是synplify并不能识别，因此需要通过以上的方法将X属性透传到MAP中去。
类似在 VHDL中也适用
attribute syn_keep of temp01 : signal is true;
attribute xc_props of temp01 : signal is "X";

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TAG: ISE ise 避免优化布线

引用删除 vfdff / 2008-08-01 01:19:13: quartus 中使用 attribute keep: boolean;

引用删除 vfdff / 2008-08-01 01:07:19: 请在文本框输入文ISE布线时避免优化buf的方法：
在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本)：
wire bufin  /* synthesis syn_keep=1 xc_props="X" */;
具体解释：
1、syn_keep=1就是保留这个信号线，是它成为一个instance（synplify的），然后就可以对它添加XILINX的约束属性；
2、xc_props=“”是synplify为XILINX保留留的约束属性，可以透传到ISE的实现中去，从而约束实现过程。
3、“X”属性是在MAP时识别的KEEP属性，如果用XST综合就只需要在信号线的两端加上X属性就可以透传到MAP中去。但是synplify并不能识别，因此需要通过以上的方法将X属性透传到MAP中去。
类似在 VHDL中也适用，例：
LIBRARY ieee;
USE ieee.std_logic_arith.all;
library synplify;
USE synplify.attributes.all;
ENTITY delay_cell IS
PORT (
dly_in       : IN  STD_LOGIC;
dly_out       : OUT STD_LOGIC;
);
END delay_cell;

ARCHITECTURE archi OF delay_cell IS
--attribute syn_keep : boolean;
SIGNAL temp01,temp02,temp03,temp04,temp05,temp06,temp07,temp08,temp09,temp10,temp11,temp12,temp13 :
STD_LOGIC;
attribute syn_keep of temp01,temp02,temp03,temp04,temp05,temp06,temp07,temp08,temp09,temp10,temp11,temp12,temp13 : signal is true;
attribute xc_props of temp01,temp02,temp03,temp04,temp05,temp06,temp07,temp08,temp09,temp10,temp11,temp12,temp13 : signal is "X";
BEGIN
temp01 <=NOT dly_in;
temp02 <=NOT temp01;
temp03 <=NOT temp02;
temp04 <=NOT temp03;
temp05 <=NOT temp04;
temp06 <=NOT temp05;
temp07 <=NOT temp06;
temp08 <=NOT temp07;
temp09 <=NOT temp08;
temp10 <=NOT temp09;
temp11 <=NOT temp10;
temp12 <=NOT temp11;
temp13 <=NOT temp12;
dly_out <=NOT temp13;
END archi;